K
kjtom
Guest
Chers tous,
J'ai rencontré un journal de confondre le calendrier DC.
Le calcul resault slack est très confuse.
Je liste en tant que suivi,
****************************************
Rapport: contrainte
-all_violators
-verbose
Design: SPI_CTRL
Version: 2003.06-2
Date: Fri Sep 22 13:52:57 2006
****************************************Startpoint: MODE_SEL (port d'entrée)
Endpoint: ADC_SEL_tmp_reg
(front montant déclenché flip-flop cadencée par DCLK ')
Path Group: DCLK
Path Type: min
Des / Clust / Port Load Wire Librairie de modèles
------------------------------------------------
SPI_CTRL WL1K comnlsc06v10
Point Incr Path
-------------------------------------------------- ---------
Clock (horloge port d'entrée) (montée EDGE) 0.00 0.00
horloge retard de réseau (idéal) 0.00 0.00
valeur du retard externes 0,00 0,00 f
MODE_SEL (en) 0,00 0,00 f
U174 / Z (OR02D1) 0,30 0,30 f
U98 / Z (ORA21D1) 0,50 0,79 f
U172 / Z (MX02D2) 0,55 1,34 f
ADC_SEL_tmp_reg / D (DFCRB1) 0,00 1,34 f
Données heure d'arrivée 1.34
horloge DCLK '(montée EDGE) 250.00 250.00
horloge retard de réseau (idéal) 0.00 250.00
ADC_SEL_tmp_reg / CP (DFCRB1) 0.00 250.00 r
bibliothèque de la durée de rétention 0,07 250,07
données requises temps 250.07
-------------------------------------------------- ---------
données requises temps 250.07
Données heure d'arrivée -1,34
-------------------------------------------------- ---------
Slack (violés) -248,73
~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
~~~~~~~
La définition des attelages sont des «données besoin de temps - les données heure d'arrivée".
Pourquoi le mou est -248,73?Il convient de 248,73!
Quelqu'un peut-il ExpLAN ce cas?
J'ai rencontré un journal de confondre le calendrier DC.
Le calcul resault slack est très confuse.
Je liste en tant que suivi,
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Rapport: contrainte
-all_violators
-verbose
Design: SPI_CTRL
Version: 2003.06-2
Date: Fri Sep 22 13:52:57 2006
****************************************Startpoint: MODE_SEL (port d'entrée)
Endpoint: ADC_SEL_tmp_reg
(front montant déclenché flip-flop cadencée par DCLK ')
Path Group: DCLK
Path Type: min
Des / Clust / Port Load Wire Librairie de modèles
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SPI_CTRL WL1K comnlsc06v10
Point Incr Path
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Clock (horloge port d'entrée) (montée EDGE) 0.00 0.00
horloge retard de réseau (idéal) 0.00 0.00
valeur du retard externes 0,00 0,00 f
MODE_SEL (en) 0,00 0,00 f
U174 / Z (OR02D1) 0,30 0,30 f
U98 / Z (ORA21D1) 0,50 0,79 f
U172 / Z (MX02D2) 0,55 1,34 f
ADC_SEL_tmp_reg / D (DFCRB1) 0,00 1,34 f
Données heure d'arrivée 1.34
horloge DCLK '(montée EDGE) 250.00 250.00
horloge retard de réseau (idéal) 0.00 250.00
ADC_SEL_tmp_reg / CP (DFCRB1) 0.00 250.00 r
bibliothèque de la durée de rétention 0,07 250,07
données requises temps 250.07
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données requises temps 250.07
Données heure d'arrivée -1,34
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Slack (violés) -248,73
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La définition des attelages sont des «données besoin de temps - les données heure d'arrivée".
Pourquoi le mou est -248,73?Il convient de 248,73!
Quelqu'un peut-il ExpLAN ce cas?