protection de VHDL et / ou des codes AHDL

[sir-yuri]

Puis-je ajouter une instruction ou une option pour définir des FPGA (CPLD) dispositif dans mon projet.Mon client est tenu de «edif» ou «TDO fichiers pour plus de synthèse.Je ne veux pas lui mettre en œuvre un autre dispositif, sauf spécifié pour la compilation.Comment protéger mon modèle?<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Choqué" border="0" />

 

[speedoak]

Ne sais-je, mais
j'ai une idée, je me souviens que les FPGA Xilinx JTAG peut accéder à sa logique interne de la logique, si vous pouvez faire, vous pouvez accéder à la spéciale JTAG ID du FPGA, il indique le type de partie
qu'il est.vous pouvez verrouiller!juste mes pensées, j'espère
que vous pouvez l'obtenir

 

[speedoak]

Je ne suis pas très sûr que vous pouvez accéder à l'intérieur de la logique JTAG, vérifiez vous-même.si elle est bonne,
faites le moi savoir, peut-être que je le ferai la prochaine fois