Pseudo Random Generator bruit binaire

S

steven_arnold_85

Guest
Bonjour, j'ai posé une question semblable plus tôt à celui-ci, sauf que je voulais mettre en œuvre un pseudo générateur aléatoire de bruit binaire en utilisant du matériel physique. Cela a bien fonctionné. Maintenant, je me demande comment je m'y prendrais en œuvre l'un sur un EPLD. Est-ce que quelqu'un sait où je pourrais aller de trouver un peu de code écrites dans une forme qui peut être implented sur une puce ALTERA? J'espérais d'écrire en VHDL. Je suis familier avec elle alors j'espérais que quelqu'un pourrait me donner un peu de code sous cette forme. Merci Oh, pour ceux d'entre vous qui ne savent pas, pseudo-aléatoire est différent de véritablement aléatoire en ce que si le générateur est redémarré, le modèle exact même nombre sera "craché" à nouveau. Générateurs vraiment aléatoires serait de produire un nouvel ensemble de nombres.
 
Salut Vous voulez générer un signal avec le flux de bits aléatoires? ou le code pseudo-aléatoire de communication à spectre étalé.? laissez-moi savoir clairement. Si vous voulez que le premier, je peux vous donner un simple code VHDL pour générer au hasard Cordialement signal binaire, Vishwa
 
Une méthode très simple est d'utiliser un LFSR. C'est un registre à décalage avec une porte XNOR rétroaction et une sortie d'un bit. Voici un LFSR de 18 bits dans Verilog (probablement facile de traduire en VHDL):
Code:
 haut module (clk, noisebit); entrée CLK; reg [17:00] LFSR = 0; noisebit sortie; assigner noisebit = LFSR [0 ], toujours @ (posedge CLK) LFSR
 
Bonjour, Je veux générer un signal avec le flux de bits aléatoires. Seriez-vous capable de me montrer le code VHDL pour cette s'il vous plaît? Merci
 
Mon petit module Verilog-ce que cela. Je vais le lancer à travers un convertisseur VHDL ...
Code:
 top ENTITÉ est le port (clk: IN bit; noisebit: le train de bits); Top End, l'architecture traduit de haut est le signal LFSR: bit_vector (17 DOWNTO 0): = "000000000000000000"; BEGIN noisebit
 

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