PSL assertion pour la conception VHDL

[uditkumar1983]

Salut tous,

Je veux écrire l'affirmation (en vunit) de telle sorte que ce qui peut contenir ", si d'autre" partie de toute déclaration processus PSL, Mon dessein est en VHDL.

Quelqu'un peut-il m'aider sur ce point.Ou vous pouvez donner quelques exemples à ce sujet.

Merci & Regadrs,
Udit Kumar

 

[jonyRoyal]

Salut,

alu_assertion vunit (ALUB (ALUB)) (
work.packageCPU utilisation;

signal test_signal: std_logic_vector (-1 TEST_SIZE DOWNTO 0);

d'horloge par défaut est augmenté (horloge);
Errorsatge: affirmer jamais (system.i_cpu.i_alub.t2 & system.i_cpu.i_alub.t3);
Sans erreur: ne jamais faire valoir (T2 ou T2);test_assert_forall: affirmer forall i dans (0) à TEST_SIZE: (T2 et T2 et test_signal (i));
)

Merci
Jagadeesh