B
boardlanguage
Guest
Le Spartan3 FPGA Xilinx, le PLL Xilinx peut fonctionner comme une DLL.Cela signifie qu'il peut activement délai-correspondre à un signal d'horloge de référence-contre un «feed-back externe 'horloge du signal.Cette fonction est importante dans l'interface DDR-RAM.
Quand j'ai lu le Cyclone II III / spec-feuille, j'ai vérifié la PLL Altera pour la même fonctionnalité, mais je ne pouvais pas le trouver.Le ALTPLL semble soutenir "source synchrones, ou bien aucune commande de retard ...est que la même chose?Qu (at) RTU-II 7.1 (édition Web), j'ai couru l'Assistant Megafunction, et pour le «dispositif de ALTPLL (dans le I / O catégorie), il ya une option grisé-out pour les informations extérieures.Cette fonctionnalité ne tourne que sur la famille Stratix-II/III.
Quand j'ai lu le Cyclone II III / spec-feuille, j'ai vérifié la PLL Altera pour la même fonctionnalité, mais je ne pouvais pas le trouver.Le ALTPLL semble soutenir "source synchrones, ou bien aucune commande de retard ...est que la même chose?Qu (at) RTU-II 7.1 (édition Web), j'ai couru l'Assistant Megafunction, et pour le «dispositif de ALTPLL (dans le I / O catégorie), il ya une option grisé-out pour les informations extérieures.Cette fonctionnalité ne tourne que sur la famille Stratix-II/III.