Puis VHDL et Verilog Je mélange dans ma conception?

[cafukarfoo]

Bonjour à tous,

Disons que j'ai un bloc IP écrit en VHDL.

Je voudrais utiliser ce bloc IP et l'interface grâce à Verilog.

Est-ce possible?Un petit exemple sera très utile.

Merci.

 

[GCK]

Son possible de faire la conception mélanger.I belive vous utilisez à des fins de simulation Modelsim.

Il suffit d'aller dans la doc d'aide appelé «simulation mixte" Vous avez l'idée sur la façon d'interface et d'autres.

 

[Tut]

Oui il est possible, si votre simulateur de supports (la plupart n'ont généralement

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutre" border="0" />

)

Un exemple:

u-dire avoir une IP VHDL:
Code:test entité est

port (

R: Dans std_logic;

b: en std_logic;

c: std_logic à

);

test de fin;

 

[sree205]

parfois le module haut de blocs VHDL sont écrites en utilisant Verilog, parce que je crois que sa plus simple de l'instancier en Verilog qu'en VHDL, où l'instanciation composant avec la carte du port doit se faire séparément.

Aussi, je ne suis pas sûr de l'accès aux registres internes hiérarchique (qui soutient Verilog) sera possible en VHDL.J'adorerais tort sur ce dernier.

Btw, pour l'exemple affiché ci-dessus, si je tente de compiler en utilisant ModelSim (vlog), j'obtiens une erreur de compilation parce que les bibliothèques ne font pas partie de Verilog.Comment faire pour remédier à cette situation?

 

[FVM]

Citation:

Btw, pour l'exemple affiché ci-dessus, si je tente de compiler en utilisant ModelSim (vlog), j'obtiens une erreur de compilation parce que les bibliothèques ne font pas partie de Verilog.
Comment faire pour remédier à cette situation?

 

[sree205]

oublier l'exemple ci-dessus.Dans le code VHDL, nous utilisons ces deux lignes suivantes (ainsi, ces deux atleast).

IEEE bibliothèque;
ieee.std_logic_1164.all utilisation;

Maintenant, quand un code VHDL est instancié dans un fichier Verilog avec ces deux lignes, je reçois une erreur dans ModelSim.thats ce que je voulais

 

[FVM]

Les bibliothèques doivent être mis en place avec la simulation ModelSim, en général.

part of ModelSim, there should be particular ieee directories in your ModelSim installation.

Mais ils sont en
réalité partie de ModelSim, il devrait y avoir des répertoires IEEE particulier dans votre installation ModelSim.

 

[sree205]

Voici un exemple de code de Verilog et VHDL.

IEEE bibliothèque;
ieee.std_logic_1164.all utilisation;

OR_ent entité est
port (x: en std_logic;
y: dans std_logic;
F: std_logic à
);
OR_ent fin;

architecture OR_beh de OR_ent est
commencer
<F = X ou Y;
OR_beh fin;

================================

«Comprennent» new.vhd "

tb_new module ()

reg x, y;
F fil;

OR_ent OR1 (. X (x),. Y ,. F (F));

initial
commencer
x = 1;
y = 1;
# 10 x = 0;
y = 1;
fin

endmodule

Lorsque je compile le fichier VHDL avec VCOM, il compile bien, quand je compiler le fichier Verilog avec vlog, je reçois cette erreur.

** Erreur: new.vhd (2): près de ";": erreur de syntaxe, unexpected ';', s'attendant à "STRING_LITERAL"

Pouvez-vous me dire où je vais mal?

 

[omara007]

Une bonne raison pour l'utilisation de Verilog Haut-niveaux, c'est que vous pouvez ensuite utiliser PLI.

 

[boardlanguage]

omara007 a écrit:

Une bonne raison pour l'utilisation de Verilog Haut-niveaux, c'est que vous pouvez ensuite utiliser PLI.

 

[FVM]

Bien sûr, cela ne peut pas travailler dans un fichier Verilog:
Code:

«Comprennent» new.vhd "