Qn sur la synthèse de "défaut" succursale en cas Statem

[animotion]

Tous,

J'ai une question sur la "défaillance" succursale dans un cas, Verilog
déclaration.Notez que la déclaration de cas suivante dispose de tous
résultats pour la variable «cas encoded_signal".Il existe également un
par défaut déclaration.always @ (encoded_signal)
commencer
cas (encoded_signal)
3'b000: decoded_out = 8'b00000000;
3'b001: decoded_out = 8'b00000001;
3'b010: decoded_out = 8'b00000011;
3'b011: decoded_out = 8'b00000111;
3'b100: decoded_out = 8'b00001111;
3'b101: decoded_out = 8'b00011111;
3'b110: decoded_out = 8'b00111111;
3'b111: decoded_out = 8'b01111111;
default: decoded_out = 8'b11111111;
ENDCASE
finComme chaque résultat valable pour "encoded_signal" est déjà pris en compte
pour, sera l'outil de synthèse de synthétiser l'état par défaut?Et si
oui, comment?Cela peut-il conduire à une logique redondante dans la conception de synthèse?Observe,
animotion

 

[FVM]

Sauf provoquant une erreur de syntaxe, il ne mènerait à rien.

 

[kbulusu]

Ceci est considéré comme "full_case» et par défaut ne sera pas synthétisée.