J
joe2moon
Guest
J'ai une question sur comment allez-vous traiter le cas suivant:
Lors de l'utilisation de FPGA de vérification pour vérifier la conception ASIC,
si vraiment l'ASIC utilise SRAM asynchrone (s) à l'intérieur de la puce,
et de l'appareil ne dispose que de FPGA SRAM synchrones (s), puis
le HDL code devrait être différent.
Toutefois, dans ce cas, la conception de FPGA et de vérification sur la conception
tapeout serait vraiment différents, aussi.
Tout moyen de sauter cette condition?
Merci.
Lors de l'utilisation de FPGA de vérification pour vérifier la conception ASIC,
si vraiment l'ASIC utilise SRAM asynchrone (s) à l'intérieur de la puce,
et de l'appareil ne dispose que de FPGA SRAM synchrones (s), puis
le HDL code devrait être différent.
Toutefois, dans ce cas, la conception de FPGA et de vérification sur la conception
tapeout serait vraiment différents, aussi.
Tout moyen de sauter cette condition?
Merci.