Quel est le sens de l'LOS modèle

[cnlionking]

Salut tout le monde,
ma première année je le DFT, que je sache, le plus de modèles que nous produisons dans ATPG sont des modèles LOC, afinde pour améliorer la couverture de test nous avons besoin de générer des modèles LOS si c'est le moment SE est critcal, ma question est, pourquoi modèle LOS pouvez obtenir une couverture plus élevée que modèle LOC?Quel genre de défaut ne peut pas être couverts par LOC mais couverts par LOS?
d'attente aux fins de commentaires, Merci beaucoup

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />

 

[vlsi_eda_guy]

Salut,

La première chose que ces termes sont utilisés quand on parle de modèle de faute de transition.

LOS: Lancement sur Shift
LOC: Lancement sur le piégeage

LOS: Quand le dernier quart de travail de l'analyse de la charge de la chaîne est utilisée pour lancer la transition, alors nous l'appelons le lancement du quart de travail.Ainsi, la valeur du flop qui donne la transition est en provenance de la broche parce que SI SE est encore élevé.

L'avantage de LOS: plus de couverture, moins modèles, de base (combinatoire) ATPG.
Inconvénient: SE doit être rapide.Overtest certains chemins non fonctionnelle

LOC: En LOC, le lancement de la faille de la transition se fait dans le mode de capture.Avec SE = 0.La valeur du flop qui donne la transition est en provenance de l'axe D du flop parce broches SE est faible.

Avantage: Pas de prescription de la SE pour être rapide.Pas de overtest-fonctionnelle des chemins non
Inconvénient: ne peut pas obtenir la même couverture que LOS, Algo séquentielle utilisés et des modes plus.

Maintenant venir ur dernière question

>> Quel genre de défaut ne peut pas être couverts par LOC mais couverts par LOS?Supposons que nous faisons un pas lent à monter) une faute essais STR (.L'exigence doit être

1.Contrôler le noeud à 0
2.Lancement de la faille en changeant la valeur à 1
3.Saisir l'effet du changement au débit.

En LOS.Le dernier, mais un quart de travail sera mis un 0 et le dernier quart de travail donnera à la transition.très simple.

En LOC: Le dernier quart mettra la valeur de 0 en même temps la D devraient être sensibilisés à 1.Il s'agit de s'assurer que lorsque l'horloge lancement intervient après le passage il ya un lancement sur ce flop (0 -> 1).

Ainsi, dans de nombreux cas l'obligation de mettre 1 sur l'axe D ne peut être satisfaite que, à partir LOS il est aussi simple que toute chose.

Aussi, si vous avez accès à la norme IEEE ...consulter le document suivant

http://doi.ieeecomputersociety.org/10.1109/TEST.2001.966682

-Vive
vlsi_eda_guy

 

[cnlionking]

vlsi_eda_guy, je vous remercie beaucoup pour votre réponse détaillée et utile,
J'ai obtenu une claire conception plus sur cette question maintenant,

et je tiens à vous assurer que si le motif de faible couverture LOC est le cas, vous avez fait allusion:

"Dans de nombreux cas l'obligation de mettre 1 sur l'axe D ne peuvent pas être satisfaits»,
Donc, si la 1 ne peut pas être mis sur la broche D, puis -> 1 0 de ce nœud de transition ne peuvent être testés,
il manquez pas cette faute vérifiable, de sorte qu'il se couverture plus faible que celui de Los.

droit?

Merci encore pour votre réponse,
-Vive
David Li

 

[vlsi_eda_guy]

Oui, si le D ne peut pas être à 1, alors comment allez-vous lancer la transition sur la broche de Q sur le flop.

Dude ai-je vous aider?

-Vlsi_eda_guy

 

[cnlionking]

Oui, la réponse ur est utile pour moi, j'ai eu la raison de la couverture supérieure de Los,
Merci beaucoup!

et est ce cas, la seule raison pour une couverture plus large des LOS que LOC?
excusez-moi pour plus question

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />et je sais une méthode pour mettre en œuvre les LOS dans la procédure LOC est la conception des pipelines SE.