Quelle est l'équivalence vérification?

K

kukurigu

Guest
Bonjour designers!

Pourriez-vous me dire:
Quelle est l'équivalence vérification?
Je sais seulement que Cadence (Verplex) Conformal gère cette tâche.

 
equivalence checking <=> model-checking.

il trouve son application dans la comparaison vs RTL RTL, RTL Vs gate, vs Gate Gate après des modifications de conception (ou plus Aniqualement appelé ECO, de l'ordre de changement d'ingénierie).Il aide les concepteurs en assurant une changements mineurs ne modifient pas les fonctionnalités des autres modules.Ok, la voie alternative consiste à lancer de simulation au niveau porte qui détecte les écarts entre les pré-traduit RTL et le code de synthèse / Place Postes et code de conception de route.

Toutefois, le niveau de la porte du temps est très faim.Ainsi, utiliser la vérification de l'équivalence formelle.Ces outils formels sont encore bien petite enfance, requiert encore intervention de l'utilisateur un certain temps afin de résoudre les avertissements produits par l'outil.

Il utilise le concept - cône logique comme point de comparaison.Pour en savoir plus, effectuez une recherche google.Je vous ai donné quelques informations
comme ce qui est une vérification d'équivalence formelle et ses avantages.Outils disponibles dans le commerce:

MENTOR GRAPHICS - formalpro
Synopsys - formalité
démonstrateur de technologie (start-up suédoise) - echeck
Cadence (Verplex) - ConformalBien sûr, la vérification formelle couvre 2 régions:

1.model checking / vérification de l'équivalence

2.vérifiant la propriété, où la vérification de la conception est facilitée par la description des signaux de comportement dans l'échelle de temps en utilisant une syntaxe à puce.SUCRE notamment de la part d'IBM (Haïfa, Israël), et maintenant adopté comme Property Specification Language, gérée par un comité Accellera.Actuellement, la version GRJ est de 1,10.Rechercher des Accellera pour plus de détails.

 
En plus de l'annonce ci-dessus, s'il vous plaît visitez le sitehttp://www.edaboard.com/viewtopic.php?p=197243&highlight = # 197243

Elle consiste à écrire Testbenches: HDL vérification par Janick Bergeron.

A ce poste, il existe des matériaux sur les outils de vérification.Je pense qu'elle pourrait être plus précis que mon Descripton donner ci-dessus.heureux d'apprentissage.

 
Salut,

Outre Saho,

après la synthèse et la présentation, nous pouvons comparer l'équivalence entre netlist et RTL.Cela fera gagner du runtime simulation.Habituellement, il ne vous prendra que quelques heures, ce qui peut empêcher le gaspillage de temps pour faire la simulation gatelevel sans fin, especail pour les dessins énorme.

observe

 
Salut
Je pense que c'est comparer le code RTL et l'netlist.It circuit layout 'est bon pour résoudre le problème!

 
vérifier equivalece pouvez vérifier l'équivalence de chaque représentation de votre dessin ou RTL ou netlist ou même annotation mise en page.

 
kukurigu a écrit:

Bonjour designers!Pourriez-vous me dire:

Quelle est l'équivalence vérification?

Je sais seulement que Cadence (Verplex) Conformal gère cette tâche.
 
Vérification de l'équivalence est de vérifier que la conception de fichiers différents

a la fonction même logique.l'utiliser principe mathématique

Pour ce faire, appelé BBD.
kukurigu a écrit:

Bonjour designers!Pourriez-vous me dire:

Quelle est l'équivalence vérification?

Je sais seulement que Cadence (Verplex) Conformal gère cette tâche.
 
Salut,
Son application est en comparant vs RTL RTL, RTL Vs gate, vs Gate Gate après des changements de conception.
il est utile de trouver les problèmes outil de synthèse.

With Regards,
Srik.

 
maintenant un verificaiton daya formelle est Togher comme beaucoup de dessins utiliser la propriété intellectuelle et il est difficile de changer OT IP au sein de RTL niveau,

 
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