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tia_design
Guest
Voici une partie de mon code Verilog, je ne sais pas le résultat de synthèse de la suite "assign 'déclaration.Je vous remercie si quelqu'un peut me dire le circuit synthétisé.
fils [15:00] V;
reg [09:00] sum2;
attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) ~ (sum2 [9], sum2) 1 B1;
Dans ma simulation, aucune des affirmations suivantes correspond à ce qui précède "assign 'état?
a.attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) (((5! sum2 [9 ]}},~{ sum2 [9], sum2)) 1 B1;
b.attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) ((5'b11111, ~ (sum2 [9], sum2)) 1 B1;
C.attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) ((5'b00000, ~ (sum2 [9], sum2)) 1 B1;
fils [15:00] V;
reg [09:00] sum2;
attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) ~ (sum2 [9], sum2) 1 B1;
Dans ma simulation, aucune des affirmations suivantes correspond à ce qui précède "assign 'état?
a.attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) (((5! sum2 [9 ]}},~{ sum2 [9], sum2)) 1 B1;
b.attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) ((5'b11111, ~ (sum2 [9], sum2)) 1 B1;
C.attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) ((5'b00000, ~ (sum2 [9], sum2)) 1 B1;