Quelle est la différence

[tia_design]

Voici une partie de mon code Verilog, je ne sais pas le résultat de synthèse de la suite "assign 'déclaration.Je vous remercie si quelqu'un peut me dire le circuit synthétisé.

fils [15:00] V;
reg [09:00] sum2;
attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) ~ (sum2 [9], sum2) 1 B1;

Dans ma simulation, aucune des affirmations suivantes correspond à ce qui précède "assign 'état?
a.attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) (((5! sum2 [9 ]}},~{ sum2 [9], sum2)) 1 B1;

b.attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) ((5'b11111, ~ (sum2 [9], sum2)) 1 B1;

C.attribuer V = (sum2 [9], sum2 [09:00], 5'b00000) ((5'b00000, ~ (sum2 [9], sum2)) 1 B1;

 

[dcreddy1980]

Qu'en est-il l'option C?

 

[sree205]

Je ne pense pas que l'option B ou C compiler à tous, seule l'option A va compiler.

 

[PRA]

hmmm tous ne fonctionnera pas car il n'y a plus dans le support de toutes les options!
si r supports appropriés, puis l'option C est juste un!