Quelle est la difference entre les bits et std_logic en VHDL?

Y

ymq8328

Guest
Quelle est la difference entre les bits et std_logic en VHDL?

 
type bit ne peut représenter: '0 'ou '1'

std_logic tout type peut représenter des choses comme:
'U', - non initialisée
'X', - Forcing Unknown
'0 ', - Forcing 0
'1 ', - Forcing 1
'Z', - High Impedance
'L', - Weak 0
'H', - faible 1
'-' - Don't care

 
Je vois.Mais pourquoi les gens préfèrent std_logic à bit,

 
std_logic est résolu quand il ya de multiples facteurs, à un signal!
Whrereas dans bit même situation génère l'erreur!

 
Salut,
passer par ce pdf.Vous allez comprendre.

Cordialement,
Désolé, mais vous devez vous loguer pour voir cette pièce jointe

 
std_logic peut vous aider et à l'optimisation des processus tout en sysnthesis dans une situation if u dont-utilisé les soins.std_logic également donner u plus haute valeur d'impédance où u cant get avec bits.

 
ymq8328,

Quote:

Mais pourquoi les gens préfèrent std_logic à bit,
 
ymq8328 a écrit:

Je vois.
Mais pourquoi les gens préfèrent std_logic à bit,
 
Je suis un newbie dans ce domaine.J'utilise wiil std_logic tout le temps, est-ce un bon choix?

 
Pas un bon choix si vous avez pour décrire l'arithmétique et de composants logiques, comme un multiplicateur.

Cochez la case "naturelles", "integer", "unsigned" et "signé" types.Que pensez-vous de ces types sont mis en place au lieu de std_logic pour le calcul?

Après avoir vérifié ces types, vous pourriez être en mesure de vous répondre si vous utilisez std_logic tout le temps est un bon choix ou mauvais pour vous.

 
J'ai la même expérience de ymq8328.Mais multiplicateur est un circuit numérique, ce que "naturel", "integer", "unsigned" et "signé" ont un rôle quelconque dans ce circuit?

 
Tout d'abord, ces différents types faire de l'écriture, la lecture et la compréhension plus facile VHDL.Je sais que cela paraît plus simple d'utiliser un seul type "std_logic_vector", mais le plus complexe GETS avec un design signé, non signé, les gammes et à virgule flottante du plus facile ces types differant obtenir.

 
type bit n'a que deux valeurs: '0 'ou '1'

std_logic peut avoir n'importe quelle valeur parmi:
'U', - non initialisée
'X', - Forcing Unknown
'0 ', - Forcing 0
'1 ', - Forcing 1
'Z', - High Impedance
'L', - Weak 0
'H', - faible 1
'-' - Don't care

ces atouts lecteur represnt différents cours et résolus valeurs

 
Je pense que c'est mieux que Verilog VHDL, Verilog pourquoi vous essayez?

 
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