Quelle est la fréquence maximale de FPGA?

[ppallavi]

Salut, ce qu'on entend par freq max de FPGA? où obtenir de l'information de fréquence maxmum pour un FPGA? J'ai vu datasheet FPGA Spartan 3. Il n'est pas mentionné à cet égard. Merci d'avance.

 

[brmadhukar]

fréquence maximale à laquelle la logique de travailler après la synthèse. La valeur finale dépend de la quantité de la logique et le FPGA. Il est normalement mentionnée ni dans la fréquence ou de retard. BRM

 

[santuvlsi]

cher ami, la fréquence maximale de FPGA, c'est comme, u La durée obtenir la sortie de FPGA que vous avez installé votre code RTL en FPGA. désigne la vitesse à FPGA pour faire les interconnexions des portes internes conformément à la fonctionnalité écrit dans RTL. Hope avec l'aide de l'analyseur logique, nous pouvons obtenir le freq max de FPGA Santu

 

[shiv_emf]

fréquence max! timer chien de garde dans ise donne la fréquence max de la conception.

 

[arnarendra]

Oui, la fréquence maximale dépend de la logique dans le FPGA. Vous pouvez le savoir dans le rapport analyse temporelle générée après le lieu et la route est terminée. La fréquence maximale d'utilisation dépend du retard de la logique de combo entre deux flops.

 

[ppallavi]

Salut tous, Merci pour la réponse. En fait, ma question n'était pas cela. En règle générale tout en sélectionnant le périphérique, freq FPGA est l'une des contraintes. En outre, comme nous passons de spartiate pour vertex famille de Xilinx, nous voyons un soutien fréquence plus élevée et la «fréquence fpga" serait plus élevé. Je voulais vous demander quelle est cette Fequency FPGA moyenne et où trouver des informations à ce sujet. Merci d'avance.

 

[ahliang]

vous pouvez le trouver dans la fiche technique

 

[master_picengineer]

Oui, il dépend sur le FPGA. La fréquence maximale est d'environ 400 Mhz pour le Spartan 4.

 

[ppallavi]

qu'est ce que cela signifie 400 MHz? ce qui est circuit considéré pour ce calcul 400MHz?

 

[shavakmm]

généralement fréquence donnée sera la fréquence de l'horloge externe ... Or, cette horloge est donnée à la DCM ou PLL du FPGA dont la fréquence peut être augmentée ou diminuée ...

 

[salma ali bakr]

Vouliez-vous dire à quelle vitesse les sorties sur le FPGA sont produits ou la fréquence de ses horloges? pour les horloges, cela dépend de la trousse que vous avez bien entendu et il va être dans la fiche technique ... pour la conception elle-même qu'il apparaît dans le rapport au calendrier ... ISE par l'outil de trace ... en savoir plus sur ce lien: http://toolbox.xilinx.com/docsan/xilinx7/books/data/docs/dev/dev0118_17.html

 

[shiv_emf]

Je crois que si u technologie sélectionnez particulier, il donne automatiquement freq max de fonctionnement en fonction des contraintes. l'outil de travail sur u?

 

[shavakmm]

données de sortie produites peuvent être plus rapide que l'horloge externe, car il dépend sur les horloges internes utilisés (ou produits) par PLL ou DCM

 

[avimit]

En fait il ya 2 choses ici: le premier est: à quelle vitesse un FPGA peuvent travailler soit ce qui est la fréquence max d'un FPGA peut être capable de travailler à. peut être à ce moment il y peut-être pas la logique entre les registres, disons par exemple un registre à décalage. C'est la capacité du FPGA pour travailler à une horloge plutôt que la capacité d'un modèle de travail à l'intérieur de FPGA. Par exemple: Un FPGA peut avoir un spec qu'il peut fonctionner sur des fréquences d'horloge allant jusqu'à dire 500Mhz. Cette spécification doit être fourni par le fabricant de FPGA. La seconde est: à quelle vitesse une conception lorsque mis en FPGA peuvent travailler à: bien que dépend le type de dessin que vous mettez dedans Hope it helps, Kr, Avi http://www.vlsiip.com

 

[vlsi_freak]

Salut maximum la fréquence de fonctionnement de votre conception est proposée par rapport synthétiseur. Si ce n'est pas obtenue, les contraintes de revérifier, ou la conception. Chaque FPGA a obtenu une fréquence maximale de fonctionnement, qui est très élevé. Ceci est différent de fréquence de fonctionnement de votre projet. Votre conception est ne va pas fonctionner sur une fréquence spécifié par le vendeur FPGA. Hope it helps Merci