quelle langue avez-vous utilisé pour la conception EDA?

[mysky]

J'avais appris la Verilog HDL à la conception EDA.et vous?

 

[Koson]

VHDL, Verilog et parfois sur les schémas de banc d'essai avec mon paresseux.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />égard.

 

[jelydonut]

Verilog ici ..Trop de frappe en VHDL pour faire la même chose.Plus la netlist entrer dans le backend est Verilog.

jelydonut

 

[Salma Ali Bakr]

VHDL ici
Bien qu'il soit fortement typé, de ses constructions et de fonctionnalités pour la modélisation de haut niveau sont plus que ceux de Verilog

il ya aussi de nombreuses façons de modéliser le même circuit aussi, spécialement ceux avec de grandes structures hiérarchiques

En outre, le concept de bibliothèque est en VHDL seulement n'est pas en Verilog
qui donne la possibilité de gérer des projets multiples de conception

 

[raghu_836]

pour la conception EDA
pour les algorithmes qu'ils utilisent le langage C et les structures de données.
Verilog, VHDL

 

[richardyue]

J'utilise VHDL pour la conception EDA.Mais il semble que Verilog HDL est un bon choix.Je ne sais pas ce qui est mieux.Peut-être que cela dépend de votre application.

 

[alpeshchokshi]

j'ai surtout utilisé Verilog ainsi que C pour la conception EDA