Qu'est-ce que si ... continuer moyenne Verilog?

[davyzhu]

Salut à tous,

Il ya une SystemVerilog / code Verilog.
Quoi de "continuer" en "si" bloc signifie?Si je supprime "continuer", sera la même fonction?Merci!

Code:

//------------

toujours commencer

@ (Posedge CLK);

if (reset) de commencer

...
...

faire quelque chose;

continuer;

finaffaire (d'Etat)

...
...

faire quelque chose;

...
...

fin

//--------------