Question au sujet de retarder le signal avec FPGA en langage VHDL?

[noloser]

est le "après" opération de VHDL synthétisable dans une conception matérielle réelle ou s'il était seulement être utilisé pour la modélisation de la simulation?disons, si j'écris:
a <= b ou c, après 20ns;
sera mise à jour le matériel de synthèse effectivement la sortie après (appx) 20ns après un changement dans les intrants ou il suffit d'utiliser le matériel des délais par défaut et ignorer les "après" opération.

S'il vous plaît aidez-moi dans ce que j'ai besoin de créer une modélisation de retard sur ma conception pour répondre à la contrainte de temps sur la CI interconnecté, donc j'ai besoin d'un bon moyen de retarder modèle de signal en VHDL qui en réalité peut être la synthèse en un matériel réel.

Merci beaucoup pour toute aide!

 

[Elephantus]

Aucun délai n'est synthétisable autant que je sache.Le retard dans le plan mis en œuvre dépend de la puce cible, et sur le placement et le routage des éléments de conception au sein de la puce.Retard déclarations seront probablement ignorés / rejetés à la synthèse.

Si vous avez besoin pour correspondre à la spécification de synchronisation dans du matériel réel - vous aurez besoin d'ajouter des contraintes temporelles dans votre code VHDL ou contraintes fichier.Vérifiez auprès de vos manuels synthétiseur comment spécifier des contraintes de temps.

 

[noloser]

Merci pour votre info, au moins je ne vais pas perdre de temps à écrire un code qui finissent par ne fonctionne pas dans le matériel.contrainte de temps peuvent être différentes pour le module différente dans un seul et même projet?