Question sur la simulation de netlist?

[atuo]

Salut, tous les après-je ma conception utilisant la synthèse DC et le timing est respecté, je reçois la netlist. J'utilise la formalité et de vérifier la netlist est égale à RTL.But quand je simuler la netlist en utilisant NCVeilog, je trouve le timing n'est pas respecté, et si je double ma période d'horloge, le résultat de simulation est de droite. Je ne sais pas pourquoi le CC me dire le timing est respecté, mais la simulation de netlist n'est pas droit devant, je double ma période d'horloge. Je crois que le rapport le calendrier DC ou le résultat de la simulation de netlist? concerne, atuo

 

[gerade]

avez-vous conçu passent STA, généralement à l'étape de synthèse, le temps de configuration ne sont remplies, la conception peut avoir beaucoup de violations détiennent temps. qui peut être la raison. ce qui concerne

 

[atuo]

Chers gerade, Mais je pense que la violation de temps de maintien n'est pas rapport avec la période d'horloge et si il ya quelques temps de maintien violation de la simulation de netlist est toujours l'erreur. concerne atuo

 

[kslim]

Calage statique, je ne pense pas, est un guerantee aux fonctionnalités dynamiques. Ne serait-il?

 

[atuo]

Mais après P & R, vous ne dépendent que temporelle statique et FM pour assurer la fonctionnalité de votre ASIC dynamique et le calendrier. concerne, atuo

 

[AlexWan]

Pré-simulation ou post-simulation ne vérification de calage dynamique avec simulation annoté le fichier de post-sdf. STA est seulement pour l'analyse temporelle statique chemin. FM est seulement pour la vérification fonctionnelle. Bonne Chance.

 

[ic_design]

DC seulement donner un rapport synchronisation simple. Vous feriez mieux de passer STA.

 

[atuo]

Salut à tous, je veux juste savoir que puis-je ignorer la simulation dynamique si je passe la formalité et STA? concerne, lsong

 

[horzonbluz]

Non, vous ne pouvez pas l'ignorer.

 

[masai_mara]

Je pense que sa question n'est pas correctement pris en compte. Mais j'ai aussi donot savoir pourquoi ses soi, et seraient intéressés de connaître les raisons. Son problème est avec violations de synchronisation afin s'il vous plaît, nous pouvons exclure les méthodes formelles de vérification ici. Mais qu'en est-STA n'est-il pas censé donner les violations éventuelles?

 

[atuo]

Salut horzonbluz, Pourquoi je ne peux ignorer la simulation dynamique? Merci pour votre aide. concerne, atuo

 

[spauls]

Formelle et STA ne peut pas remplacer la simulation porte (pré-simulation et post-simulation). 1). Des outils formels seulement vérifier la fonction de la conception. Il compare la conception entre les différents niveaux, et ne se soucient pas le moment. 2). Outils de STA va vérifier le calendrier de chemin qui nous ne fixons pas "flase_path" sur. Maintenant dans la conception de SOC, il ya de nombreux domaines d'horloge. STA normalement ne peut pas vérifier le chemin à travers les domaines d'horloge différentes. Nous avons donc à faire une simulation dynamique, la simulation porte.

 

[rlogin]

nous utilisons STA + FM avec des millions level design des portes et ne pas faire de DTA, et aucun problème survenu depuis maintenant. d'utiliser STA + FM, la clé est la règle de conception. quelques règles de conception des violations peut entraîner la défaillance sta, je veux dire qu'il ne peut pas donner le résultat fiable. aussi, vous devriez revérifier vos scripts DC, tels que les contraintes chemin, etc coin du chemin, ne vous faire une simulation de back-annoter avec sdf créé par DC. parfois, le délai absolu en Verilog bibliothèque est beaucoup plus pessimiste.