Question sur Xlinx Timing Contraindre

[EDA_hg81]

Peu de modules dans mon code, tel que le module 1, module 2 et module3.

Seul le module 1 et module 2 ont des connexions physiques.

Mais pourquoi Xlinx analyseur Contraindre Timing montre toutes les erreurs de synchronisation même pour les connexions entre module1 et le module 3?

Ils ne doivent pas être connectés.

Pourquoi?

Toutes vos suggestions sont les apprécier.

 

[EDALIST]

probebly vous utilisez un signal d'horloge commun pour tous.

 

[Blowfishie]

Réponse EDALIST sonne bien, mais si vous voulez comprendre des contraintes temporelles et des erreurs, je viens de la chose pour vous ...

Voici un lien vers un document décrivant SUPERBE temporelle statique dans des dispositifs Xilinx, comment mettre en place les contraintes et ce qu'ils font.Il couvre également les messages d'erreur et le calendrier des rapports afin que vous puissiez optimiser votre logique.
ftp://ftp.xilinx.com/pub/documentation/misc/timingcsts6i.pdf

 

[jay_ec_engg]

Si ce n'est pas l'horloge, puis atleast il y aura un signal commun relié aux deux blocs .... et l'outil STA montrera cette voie ...mai vous voyez que dans le rapport de chemin de désinvolture ...

 

[EDA_hg81]

Savez-vous chaud pour changer de niveau Logique en Xilinx ISE?

 

[shoufeng_luo]

Vous pouvez double-cliquer sur le sous-menu "assign Pins paquet" et vous pouvez sélectionner le type de logique.