Qui peut me dire les différences entre deux fonderie pour la même 0.5um CMOS!

[macaren]

par exemple, j'ai une IP qui est conçu sur la base des processus de TSMC 0.5um CMOS, et maintenant je veux à la conception nouvelle puce qui serait enregistrée à moins Charted, donc je me promène l'écart entre les deux processus, qui peut me dire? juste une petite différence?

 

[Milad-D]

Comme vous l'avez dit un peu et j'ai vu une petite différence dans les composants passifs. (Pirting de TSMC à r. 65nm)

 

[macaren]

Je vous remercie, Milad, si je ne modifie pas le CMOS TSMC 0,5 um base Design, faites verificaiton mise en page (RDC). puis tapa ce disign au Charted, peut-on évaluer le rendement de la puce?

 

[dgnani]

Il y aura des différences dans les règles de la RDC pour la plupart mineures. Beaucoup plus important serait de différences dans les couches tapeout nécessaire, des opérations logiques et des cartes de flux: par exemple, dans TSMC la présence de certaines couches supprime complètement la génération automatique des calques associés TSMC exige habituellement tapeout des implants de n et p deux tandis qu'IBM tire n implants. .. Très facile d'obtenir un morceau inutile de silicium dos. Même évolution PDK maison ou un dessin pour la fonderie même est suffisant pour gâcher complètement votre tapeout.