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MindStream
Guest
Salut les amis
Dans mon projet, il ya un stade où je me procurer des échantillons de 8 à 32 bits par cycle d'horloge
in first
cycle , x( 8 ),x(9),...x(15)
in second
cycle like that)
(Par exemple x (0), x (1 ).... x (7)
dans le premier
cycle, x (8), x (9 x ),... (15)
dans le second
cycle comme ça))
complètement le VHA i 8 ensemble de ces échantillons (total 64 échantillons)
and then send them in the order
j'ai besoin de rassembler tous ces 64 échantillons,
puis les envoyer dans l'ordrein first
cycle , x(1),x(9),x(17),.......x(57)
in second
cycle etc..
x (0), x (8), x (16 x ),.... (56)
dans le premier
cycle, X (1), x (9), x (17 x ),....... (57)
dans le second
cycle, etc.
donc au total 16 cycles.
J'ai écrit le code Verilog pour la même chose pour mon projet
mais il a fini par l'utilisation presque 20-25% des ressources (la majorité de ce qui est consommé par les bascules) que je ne peux pas se permettre car il existe d'autres codes que tout prendre jusqu'à près de 80% des FPGA.
alors est-il un moyen je peux utiliser la RAM distribués à cet effet afin de donner le plus bas d'utilisation autant que possible J'utilise FPGA Spartan 3 XC3S400 avec une horloge 4MHz. quelqu'un peut m'aider avec cela?
Dans mon projet, il ya un stade où je me procurer des échantillons de 8 à 32 bits par cycle d'horloge
in first
cycle , x( 8 ),x(9),...x(15)
in second
cycle like that)
(Par exemple x (0), x (1 ).... x (7)
dans le premier
cycle, x (8), x (9 x ),... (15)
dans le second
cycle comme ça))
complètement le VHA i 8 ensemble de ces échantillons (total 64 échantillons)
and then send them in the order
j'ai besoin de rassembler tous ces 64 échantillons,
puis les envoyer dans l'ordrein first
cycle , x(1),x(9),x(17),.......x(57)
in second
cycle etc..
x (0), x (8), x (16 x ),.... (56)
dans le premier
cycle, X (1), x (9), x (17 x ),....... (57)
dans le second
cycle, etc.
donc au total 16 cycles.
J'ai écrit le code Verilog pour la même chose pour mon projet
mais il a fini par l'utilisation presque 20-25% des ressources (la majorité de ce qui est consommé par les bascules) que je ne peux pas se permettre car il existe d'autres codes que tout prendre jusqu'à près de 80% des FPGA.
alors est-il un moyen je peux utiliser la RAM distribués à cet effet afin de donner le plus bas d'utilisation autant que possible J'utilise FPGA Spartan 3 XC3S400 avec une horloge 4MHz. quelqu'un peut m'aider avec cela?