réplication d'une conception pour PAR

[Lumlane]

Bonjour à tous

J'ai un problème de réplication abount un dessin de nombreuses fois pour la mise en œuvre.
J'ai conçu un module VHDL et sythesised.Maintenant, je dois reproduire le même modèle dans mon FPGA Spartan 3 jusqu'à son plein.Y at-il une construction en VHDL pour ce faire?

Merci ...

 

[bansalr]

déclaration de générer le ferons

 

[Lumlane]

Merci ...