K
koggestone
Guest
Ce fil est des réponses aux questions suivantes au fil
ftopic331075.htmlDonc,
s'il vous plaît lire ci-dessus le fil, avant de lire ce thread u.
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1) En Temp augmente,
Diminue la mobilité,
donc dynamique (Ion) diminue
donc numérique portes courir plus lentement à des températures plus élevées
Comme Temp Augmentations,
Vt (Threshold Voltage) diminue,
d'où des fuites de courant (Ioff) augmente
d'où des fuites d'énergie augmente à des températures plus élevées
En remarque, l'équation de Ion est
Ion = a.la mobilité.(VGS-Vt) ^ b
noter que la température augmente,
-
La mobilité diminue,
ce qui tente de diminuer Ion
- Vt baisses, qui tente d'accroître Ion
mais l'effet combiné aura pour effet de diminuer et, par conséquent, Ion portes numérique fonctionne plus lentement à température élevée.
Mais avec de nouveaux procédés tels que 45 nm, où Vdd nominale est de plus en plus bas, et les gens sont plus agressifs à diminuer à la suite de Vdd économiser de l'énergie, l'effet de Vt est plus grande que la mobilité sur les ions,
et donc à des températures élevées, les portes sont en cours d'exécution numérique plus rapidement!.de sorte que vos bibliothèques de cellules standard caractérisée pour différentes températures et l'utilisation appropriée de votre coin STA fonctionne en fonction de votre cible de tension à laquelle le bloc de départ.
-----------
2) Vrai
mais avec les nouveaux processus comme 45nm, et à plus faible que sur les processus recommandé Vdd nominale Vdd, à basse température (ou 0c-40c), est le pire des cas au lieu du coin traditionnel à haute température (110 quater ou 125 quater).
se référer à la réponse à 1) ci-dessus pour plus d'explications.
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3) Vrai
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4) Vrai
----------
5) Avantages - Faster Gate retards
(car en tant que tox diminue, augmente cox, d'où Ion augmente, donc la porte retard diminue)
Cons - Higher Gate de fuite, et des problèmes de fiabilité
pour lutter contre la fuite de la porte, Intel a l'avenir
du processus de High-K.
depuis cox est proportionnelle à K / tox, d'augmenter Cox K u peut augmenter au lieu
tox de diminuer, d'où une fuite est votre porte diminué.
----------
6) Tclk> Tclktoq Tlogic Tsetup Tskew Tjitter
Tclktoq Tlogic - Tskew> Thold
importants à noter à partir des équations ci-dessus
a) une fois que le silicium est de retour, si l'installation ont u problème de temps, vous pouvez
augmenter la période d'horloge (Tclk) pour le corriger, alors que si u have tenir
problème de temps, c'est un problème plus grave et u besoin d'un nouveau
métal tapeout fixer.
b) PLL jitter (Tjitter)
n'est pas utilisée dans holdtime équation, car tenir
temps de la violation est fondée sur la même horloge de bord.(alors que les temps d'installation
vioation dépend de 2 consécutifs horloge bords)
c) ci-dessus ont equaitons horloge skew dans pessimiste directions.U peut jouer
avec l'horloge de distorsion supplémentaire pour obtenir la marge de biaiser les
sens favorable à la diminution de violation.
d) de les équations ci-dessus, vous pouvez facilement répondre à des questions comme
"comment faire u fix installation violations?"(Plus rapide flop, flop avec moins de temps d'installation,
les petites entre la logique des échecs, etc ...)
"comment faire tenir u fixer violations?"(C'est-à-dire l'utilisation mindelay flop flop avec de plus gros horloge q, etc ...)
----------
7) Dynamic Power = alpha * C * V ^ 2 * f
(en fait, le terme V ^ 2 * Vswing est Vdd)
afin de réduire la puissance dynamique
a) diminution de l'alpha (facteur de l'activité) - clock gating, gating données,
la réduction va-et-vient des différents nuds particulièrement élevé de capacité de noeuds, etc ...
b) diminution C (Capacité) - passer à de nouveaux processus (comme 45nm),
les petites portes,
les petits fils, ...
c) diminution V - note que la puissance dépend de la place de V.Ainsi, u plus pour obtenir de l'argent en diminuant Vdd.donc opérer des blocs qui ont suffisamment de marge de calendrier avec des tensions d'alimentation plus faible (tension des îles, ...), faible Logic swing, etc ...
d) diminution f - opérer des blocs qui ont suffisamment de marge de synchronisation des fréquences d'horloge plus faible (de multiples domaines d'horloge, ...), etc ...
e) vous pouvez utiliser Dynamic Voltage Frequency Scaling (DVFS), en jouant avec la tension et la fréquence ensemble.
---------
8) porte retard t = C.DeltaV / I
(DeltaV est la tension du swing)
de diminuer la porte de retard (t)
a) diminution de C - réduire la production de chargement (fanout),
de nouveaux processus comme 45nm, etc ...
b) diminution DeltaV -
de réduire la tension du swing, etc ...
c) Augmentation I - transistors plus grande (plus grand W),
les petits L, etc ...
note que la réduction des processus de Vdd nominale Vdd augmente porte retard bcoz
- DeltaV diminution proportionnelle à Vdd, donc essaie de diminuer t
- Je diminue proportionnel à (Vdd-Vt) ^ a, où a est entre 1 et 2, par conséquent, tente d'accroître la t
l'effet combiné augmente t, c'est-à-dire supérieur porte retard.-------------------------------------------------- ---------
Dernière édition par koggestone le 17 octobre 2008 13:30, édité 18 fois au total
ftopic331075.htmlDonc,
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1) En Temp augmente,
Diminue la mobilité,
donc dynamique (Ion) diminue
donc numérique portes courir plus lentement à des températures plus élevées
Comme Temp Augmentations,
Vt (Threshold Voltage) diminue,
d'où des fuites de courant (Ioff) augmente
d'où des fuites d'énergie augmente à des températures plus élevées
En remarque, l'équation de Ion est
Ion = a.la mobilité.(VGS-Vt) ^ b
noter que la température augmente,
-
La mobilité diminue,
ce qui tente de diminuer Ion
- Vt baisses, qui tente d'accroître Ion
mais l'effet combiné aura pour effet de diminuer et, par conséquent, Ion portes numérique fonctionne plus lentement à température élevée.
Mais avec de nouveaux procédés tels que 45 nm, où Vdd nominale est de plus en plus bas, et les gens sont plus agressifs à diminuer à la suite de Vdd économiser de l'énergie, l'effet de Vt est plus grande que la mobilité sur les ions,
et donc à des températures élevées, les portes sont en cours d'exécution numérique plus rapidement!.de sorte que vos bibliothèques de cellules standard caractérisée pour différentes températures et l'utilisation appropriée de votre coin STA fonctionne en fonction de votre cible de tension à laquelle le bloc de départ.
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2) Vrai
mais avec les nouveaux processus comme 45nm, et à plus faible que sur les processus recommandé Vdd nominale Vdd, à basse température (ou 0c-40c), est le pire des cas au lieu du coin traditionnel à haute température (110 quater ou 125 quater).
se référer à la réponse à 1) ci-dessus pour plus d'explications.
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3) Vrai
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4) Vrai
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5) Avantages - Faster Gate retards
(car en tant que tox diminue, augmente cox, d'où Ion augmente, donc la porte retard diminue)
Cons - Higher Gate de fuite, et des problèmes de fiabilité
pour lutter contre la fuite de la porte, Intel a l'avenir
du processus de High-K.
depuis cox est proportionnelle à K / tox, d'augmenter Cox K u peut augmenter au lieu
tox de diminuer, d'où une fuite est votre porte diminué.
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6) Tclk> Tclktoq Tlogic Tsetup Tskew Tjitter
Tclktoq Tlogic - Tskew> Thold
importants à noter à partir des équations ci-dessus
a) une fois que le silicium est de retour, si l'installation ont u problème de temps, vous pouvez
augmenter la période d'horloge (Tclk) pour le corriger, alors que si u have tenir
problème de temps, c'est un problème plus grave et u besoin d'un nouveau
métal tapeout fixer.
b) PLL jitter (Tjitter)
n'est pas utilisée dans holdtime équation, car tenir
temps de la violation est fondée sur la même horloge de bord.(alors que les temps d'installation
vioation dépend de 2 consécutifs horloge bords)
c) ci-dessus ont equaitons horloge skew dans pessimiste directions.U peut jouer
avec l'horloge de distorsion supplémentaire pour obtenir la marge de biaiser les
sens favorable à la diminution de violation.
d) de les équations ci-dessus, vous pouvez facilement répondre à des questions comme
"comment faire u fix installation violations?"(Plus rapide flop, flop avec moins de temps d'installation,
les petites entre la logique des échecs, etc ...)
"comment faire tenir u fixer violations?"(C'est-à-dire l'utilisation mindelay flop flop avec de plus gros horloge q, etc ...)
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7) Dynamic Power = alpha * C * V ^ 2 * f
(en fait, le terme V ^ 2 * Vswing est Vdd)
afin de réduire la puissance dynamique
a) diminution de l'alpha (facteur de l'activité) - clock gating, gating données,
la réduction va-et-vient des différents nuds particulièrement élevé de capacité de noeuds, etc ...
b) diminution C (Capacité) - passer à de nouveaux processus (comme 45nm),
les petites portes,
les petits fils, ...
c) diminution V - note que la puissance dépend de la place de V.Ainsi, u plus pour obtenir de l'argent en diminuant Vdd.donc opérer des blocs qui ont suffisamment de marge de calendrier avec des tensions d'alimentation plus faible (tension des îles, ...), faible Logic swing, etc ...
d) diminution f - opérer des blocs qui ont suffisamment de marge de synchronisation des fréquences d'horloge plus faible (de multiples domaines d'horloge, ...), etc ...
e) vous pouvez utiliser Dynamic Voltage Frequency Scaling (DVFS), en jouant avec la tension et la fréquence ensemble.
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8) porte retard t = C.DeltaV / I
(DeltaV est la tension du swing)
de diminuer la porte de retard (t)
a) diminution de C - réduire la production de chargement (fanout),
de nouveaux processus comme 45nm, etc ...
b) diminution DeltaV -
de réduire la tension du swing, etc ...
c) Augmentation I - transistors plus grande (plus grand W),
les petits L, etc ...
note que la réduction des processus de Vdd nominale Vdd augmente porte retard bcoz
- DeltaV diminution proportionnelle à Vdd, donc essaie de diminuer t
- Je diminue proportionnel à (Vdd-Vt) ^ a, où a est entre 1 et 2, par conséquent, tente d'accroître la t
l'effet combiné augmente t, c'est-à-dire supérieur porte retard.-------------------------------------------------- ---------
Dernière édition par koggestone le 17 octobre 2008 13:30, édité 18 fois au total