reconfigurable codes>

[Deepa]

Il s'agit d'un code simple multiplexeur d'un * 1 mux 8, en utilisant 4 * 1 muxes.how Puis-je changer pour atteindre cette reconfiguration dynamique .. s'il vous plaît m'aider dans cette rubriquemodule mux8_to_1 (i0, i1, i2, i3, i4, i5, i6, i7, S0, S1, S2, o);
entrée i0, i1, i2, i3, i4, i5, i6, i7, S0, S1, S2;
o la production;
o reg;
reg mux_out1, mux_out2;
MUX4_to_1 M1 (i0, i1, i2, i3, S0, S1, mux_out1);
MUX4_to_1 m2 (i4, i5, i6, i7, S0, S1, mux_out2);
mux2_to_1 m3 (mux_out1, mux_out2, S2, o);
/ / # # # S'il vous plaît démarrer votre code Verilog ici # # #
endmodule

module MUX4_to_1 (i0, i1, i2, i3, S0, S1, o);/ / # # # S'il vous plaît démarrer votre code Verilog ici # # #
entrée i0, i1, i2, i3;
o la production;
entrée S0, S1;
fils D0, D1, D2, D3;
o fils;

attribuer d0 = ~ ~ S1 S0 & &i0;
attribuer d1 = ~ S0 et S1 &i1;
attribuer d2 = s0 s1 ~ & &i2;
attribuer D3 = S0 et S1 &i3;
attribuer o = d0 | D1 | D2 | D3;
endmodulemodule mux2_to_1 (I0, I1, S, O);
entrée i0, i1, s;
o la production;
o fils;
attribuer o = (i0 & ~ s) | (i1 & s);

/ / # # # S'il vous plaît démarrer votre code Verilog ici # # #
endmodule

 

[jarodz]

Pour votre référence.

Code:

mux du module

(

IN,

SEL,

OUT

);SEL_BITS paramètre = 4;[Entrée (1 <<SEL_BITS) -1:0] IN;

entrée [SEL_BITS-1: 0] SEL;

sortie OUT;ii entier;reg OUT;

toujours @ (IN ou SEL)

commencer

pour (ii = 0; ii <1 <<SEL_BITS; ii = ii 1)

commencer

if (SEL == ii)

OUT = IN [ii];

fin

finendmodule