retard synthétisable VHDL utilisant

[ravi33811]

Salut peut tout dire comment bref vhdlcode
d'introduire des retards qui est synthétisable

comme
a <= b après 50 ns;
<C = d, après 30 ns;

 

[avimit]

les retards ne sont pas synthesizeable.
La seule option est de mettre en place un compteur qui retarde le signal par un 'count connu "la fréquence à laquelle travaille au comptoir, et le comte va déterminer le délai
Kr,
Avi
http://www.vlsiip.com

 

[master_picengineer]

Salut,
synthétisable délai peut être obtenue en utilisant les forces de facto.Dans votre cas, vous devez également ounter comme mensionned par Avi.
Cheers,
Master_picengineer

 

[GCK]

Le compteur est la meilleure idée pour introduire un retard dans le circuit.Mais le comte doit être calculée en fonction de la fréquence de fonctionnement.

 

[vlsi_freak]

Il n'ya pas de délai standard synthétisable en VHDL.
Vous pouvez aller pour diviser par compteurs.Si vous connaissez la fréquence d'horloge trouver un nombre suatable de sorte que vous obteniez ce retard.

a <= b après 50 ns, n'est pas une construction synthétisable.

 

[Thinkie]

Pour petits retards, (non 50ns), vous pouvez aussi passer le délai souhaité en tant que paramètre dans la synthèse Synopsys.

Votre circuit de synthèse devra insérer tampons certaines pour constituer le délai demandé, ce qui peut être transmis de la DDC sur votre outil de fin de dos.