sdf questions de simulation d'annotation

[elvishbow_zhl]

HI, tous les après ma synthèse, il n'ya pas de violations de synchronisation dans la conception. Puis-je obtenir sdf et l'utilisation sdf_annotate () dans la simulation netlist en utilisant ncverilog. Si le design n'a pas d'annotation de retour sdf, le résultat de simulation est correcte, sinon quand j'ajoute sdf_annotate avec sdf, le résultat est incorrect. Que dois-je faire la prochaine fois? Merci ......

 

[rol73]

Votre sdf provient d'une extraction de post-layout parasites? Il n'est pas trop étrange de trouver une certaine violation de la finale de simulation post-layout: la pointe seule possible est de rendre plus robuste que possible votre processus sinthesys! Utilisez des contraintes temporelles pires jamais que nécessaire: pour que votre desing sera plus robuste!

 

[AlexWan]

Dans votre pré-simulation, si vous annoter le fichier SDF, le résultat ne répond pas à vos simulation RTL. Votre pouvez vérifier votre fichier de script pour la synthèse. Peut-être votre conception ne peut pas répondre à vos exigences de cycle.

 

[lailiya]

comparez vos signaux avant et après l'annotation sdf, accorder plus d'attention sur le inition de conception. peut-signal de réinitialisation a un problème.

 

[always@smart]

--------------------------------------- ------------------------------------ Je suis d'accord lailiya, parfois, le problème est de la réinitialisation asynchrone. si le problème de timing se produire au début de la simulation, modifier le calendrier de réinitialisation, probablement il va fonctionner. - Toujours @ intelligentes

 

[sandusty]

Avant la fin de votre conception, vous devez passer la simulation niveau de la porte avec la mise en page sdf poste. Bien sûr, PT pourrait vous aider à accélérer le calendrier de la vérification. Vous ne disposez pas de temps pour re-synthèse tous vos conception de nouveau. Vous devriez essayer l'optimisation en place, éco, tampon de dimensionnement, d'insertion de tampon, ... première fois.

 

[eexuke]

peut-être l'outil de synthèse et de l'outil de simulation utilisent algorithme différent pour calculer timing.So on a violation, l'autre pas

 

[gerade]

avez-vous fait STA? moment vérifier qu'il ya plus de détails et je pensais que si vous n'avez pas terminé la disposition, la simulation de retour d'annotation ne semble pas nécessaire.

 

[realtek]

Qu'est-ce que tu veux dire "le résultat est incorrect" Là où est ton SDF viennent? Si votre SDF viennent de pré-sim (run DC), le SDF est tellement ce que vous voulez vous avez besoin a un sdf post-layout si c'est post-layout SDF et ce que vous entendez n'est Motif Simulation vérification d'erreur Juste Trace la forme d'onde (niveau de la porte trace, l'utilisation recommandons de Debussy), vous devriez être en mesure de constater des violations timeing la forme d'onde de savoir pourquoi cela arrive, de modifier ou de RTL .....

 

[qjlsy]

Habituellement, les entrées (netlist & sdf fichier) de la post-simulation est d'entraîner la disposition backend. En configuration backend, arbre d'horloge et de la logique de numérisation sera inséré. Le SDF à partir du résultat tracé est précis. Si il suffit d'utiliser la sortie de DC, en tant que 1er synthsys est estimé (prendre wireload par exemple), de nombreuses informations n'est pas correcte. Dans cette situation, même si vous comparez le rapport temps de DC & rapport de synchronisation PT, ils sont également ne pas correspondre totalement.