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jdhar
Guest
J'essaie de la route 2 Mbit Micron 256 (données 16 bits) ICS à un FPGA. C'est un dispositif flatpack quad, j'ai donc deux banques de SDRAM consacré (il n'ya pas de signaux partagés pour faire simple). Le côté supérieur du FPGA est pour le module 1, et le côté en bas pour le module 2. J'ai 3 questions (ce qui est d'un conseil à 4 couches, aucune impédance contrôlée): 1) Dois-je placer l'IC SDRAM avec son axe parallèle à long aux broches FPGA, ou devrais-je «stand up» de l'IC, avec son axe long perpendiculaire aux broches FPGA. La première méthode, je peux réaliser des longueurs de trace plus courte pour le côté le plus proche du FPGA SDRAM, mais je ne peux pas égaliser les longueurs net de côté plus loin de la FPGA. Si je me lève le CI, je peux «probablement» d'atteindre l'égalité de longueurs nettes, mais la durée moyenne sera plus long. Quelle méthode pensez-vous est le meilleur? 2) Comment sont les SDRAM cadencé? Juste à travers toute broches sur le FPGA? J'ai 2 PLL sur le FPGA, donc je veux savoir si je dois utiliser une épingle spéciale pour l'horloge sur la SDRAM. Cela pourrait restreindre sévèrement mon placement des circuits intégrés de SDRAM. 3) Pour le plan d'alimentation, doit toute la partie sous le FPGA est la tension de base, ou tout simplement un «anneau» dans les épingles. Je pense que toute la partie, depuis tout à l'intérieur fonctionne à 1,8 V ... Merci beaucoup!
Cela signifie que les filets signal ne sera pas de même longueur, donc c'est qu'il ya un problème? Aussi, je suis avec une épingle à PLL pour un tampon Horloge TI, qui sera alors en éventail à la fois SDRAM .. la distance est d'environ 1,5 ". Est-ce correct?