signal d'horloge ne s'applique pas à une broche CLK de l'élément squential

[zhipeng]

Si j'ai appliqué un signal d'horloge de certains éléments de logique combinatoire, parce qu'à ces endroits, il n'est pas directement appliquée à la broche CLK d'éléments séquentiels elle est traitée comme asynchrone par RTL Compiler et SoC Encounter?

Les chemins de timing, de cette horloge à la production de copeaux (synchrone avec la même horloge) ou à la classe D-pin d'un élément séquentiel, ne sont pas analysés.Comment puis-je la force RTL Compiler et SoC Encounter d'inclure ces voies dans l'analyse le moment?Merci.

 

[randyest]

Je n'ai pas suivi complètement.Oui, des signaux d'horloge généralement se connecter aux bornes d'horloge sur les cellules séquentielle (flops, les verrous, les béliers), mais ils peuvent également être appliqués à la logique combinatoire (comme des portes d'horloge) ou la saisie des données de flops (comme pour faire un diviseur.) Si votre horloge signal va à la logique combinatoire, vous devez faire attention contraintes temporelles spéciales pour s'assurer que la synthèse et P & R des outils de la comprendre votre intention.

Si vous pouvez donner quelques détails plus je peut-être en mesure d'aider plus.

 

[eltonjohn]

Je pense que je comprends ce que vous asked.Here est mon point de vue:
Toute entrée sur les cellules macro peut être une horloge. Mais le problème est que vous aurez courses. Le circuit sera asynchrone et difficile de déterminer l'behavior.Though pour vous "cela devrait fonctionner". L'outil de synthèse ne peut pas garantir que les horaires sont respectés. Chaque fois que vous allez passer les différents timings puce sera obtenu C'est la raison pour laquelle vous avez des lignes spécifiques pour l'horloge. Vous devez utiliser ces lignes. Et l'utilisation des qualificatifs autre signal dans le macrocellules. asynchrone dessins sont une aidea mauvaise.
Je pense que d'essayer de déclarer les contraint à un outil rendra très difficile à suivre. Je me rappelle il ya 15 ans lorsque j'ai été a commencé. J'ai essayé de faire quelque chose similar.The routeur fonctionnera toute la journée!. Les résultats ne sont pas très bonne.

 

[randyest]

l'après eltonjohn m'a aidé à comprendre votre situation plus, je crois.

Si vous voulez une voie de contrainte asynchrone, vous pouvez utiliser set_max_delay et set_min_delay.Vous devez toujours être très prudent pour éviter les conditions de course, boucles instables, métastabilité, etc, mais c'est possible.

 

[Jassen]

Avez-vous générer l'arbre d'horloge avec ces logiques?Vous pouvez déplacer la racine de l'horloge à la suite de ces logiques.
Ou vous avez besoin de mise à jour avec la conception de synchronisation de ces logiques.