S'il vous plaît donner des conseils sur la conception de RAM suivant!

[jeremylbt]

Se référant à la conception de schéma synoptique ci-joint:<img src="http://www.freeimagehosting.net/uploads/52b8a7b804.jpg" border="0" alt="Please advise on the following RAM design!!!" title="S'il vous plaît donner des conseils sur la conception de RAM suivant!"/>Sommes-nous capables de réaliser les étapes suivantes dans 1 cycle d'horloge?

Les données de la RAM seul port et la RAM à double port est lu, ajoutées et écrire le résultat dans la mémoire RAM port unique tout en 1 cycle d'horloge.Est-ce possible?

J'ai simulé la conception et de la simulation de calendrier, il semble possible.Ai-je tort de quelque façon?

S'il vous plaît aviser.Merci.

 

[kvingle]

vous écrivez simultanément \ lecture de la mémoire RAM port unique est-ce une faute de frappe?
Je pense que vous avez interverti les étiquettes des béliers à pic.
Je ne pense pas que vous pouvez y parvenir de l'horloge unique.
parce que les données de la mémoire RAM viendront sur le port de sortie après l'horloge de retarder out ... et après que vous ne pourrez pas enregistrer les mêmes données en RAM jusqu'à bord CLK prochaine ...
simulation normal n'affichera pas cette différence car il ne considère pas que différents délais inhérents matériel réel ..
essayez de poste et simulation de l'itinéraire.

 

[jeremylbt]

Merci de votre réponse.Les chiffres sont laballed comme prévu.Peut-être que je n'aurais pas mis Rd / Wr Adr dans la mémoire RAM port unique.Auraient dû mettre seulement "addr".

En tout cas j'ai pu faire tourner la simulation calendrier après le post-and-route et les résultats des simulations montrent que je peux lire, ajouter et écrire à la même adresse à 1 cycle d'horloge.Je ne comprends pas pourquoi aussi.