s'il vous plaît m'aider à résoudre erreur - simlation comportement ise9.1

[kalpana.aravind]

Salut tous,

J'utilise ISE 9.1i Webpack libre et essayer de faire ISE8 tutoriel à ce sujet.
Tout en faisant la simulation du comportement se erreurs suivantes.
J'utilise Xilinx ISE simulateur, s'il vous plaît si quelqu'un a essayé withthis avant s'il vous plaît m'aider à résoudre ce problème.

ERREUR: HDLParsers: 3482 - Impossible de résoudre ten_cnt unité instancié dans Verilog travaux module / chronomètre dans une bibliothèque
ERREUR: Simulator: 198 - Échec lors de la manipulation des dépendances pour stopwatch_tb module

Toute suggestions.
Merci

 

[sheik_vb]

Salut,

Pouvez-vous envoyer le code source.

 

[kalpana.aravind]

Salut,

J'ai copié le code stopwatch.v ici, comme je ne pouvais pas joindre le fichier.
Si u trouver toutes les modifications dans le présent pour les erreurs simulaion Comme je le mentionnais plus tôt s'il vous plaît mettre en évidence pour moi.////////////////////////////////////////////////// //////////////////////////////
/ / Société: Xilinx
/ /
/ / Création Date: 01/31/05 10:05:26
/ Nom de conception /: Chronomètre
/ / Nom du module: Chronomètre
/ Nom du projet /: ISE En Profondeur Tutoriel
/ / Périphérique cible: xc3s200-4ft256
/ / Versions d'outils: ISE 7.1i
/ / Description:
/ /
/ / Dépendances:
/ /
/ / Mise à jour:
/ / Révision 0,01 - fichier créé
/ / Commentaires additionnels:
/ /
////////////////////////////////////////////////// //////////////////////////////
chronomètre module (STRTSTOP, RESET, CLK, SEG_A, SEG_B, SEG_C, SEG_D, SEG_E,
SEG_F, SEG_G, SEG_DP, AN);
entrée STRTSTOP;
RESET d'entrée;
entrée CLK;
sortie SEG_A;
sortie SEG_B;
sortie SEG_C;
sortie SEG_D;
sortie SEG_E;
sortie SEG_F;
sortie SEG_G;
sortie SEG_DP;
sortie [3:0] * UN xc_loc synthèse / = "E14, F14, G14, D14" * /;
/ / Exemple attribuer une LOC E13, F14, G14, D14
/ / Pragma attribuer un LOC E13, F14, G14, D14
/ Synthèse de l'attribut de nitrate d'ammonium est LOC "E13 F14 G14 D14"

fils [06:00 hundredthsout], tenthsout, onesout, tensout, minutesout;
fils [3:0] hex2led_int1, hex2led_int2, hex2led_int3, hex2led_int4, hex2led_int5;
clk_262144k fil, clk_int, clk_100, clk_en_int, rst_int, verrouillé, strtstop_debounced;
time_cnt_ce fil, ten_cnt_ce, ten_cnt_thresh1, ten_cnt_thresh2;

attribuer ten_cnt_ce = clk_en_int & ten_cnt_thresh1;
attribuer time_cnt_ce = ten_cnt_thresh2 & ten_cnt_ce;

/ / Placez le module pour l'instanciation Coregen ten_cnt ici
ten_cnt ten_cnt1 (
. CLK (clk_100),
. CE (clk_en_int),
. Ainit (rst_int),
. Thresh0 (ten_cnt_thresh1),
. Q (hex2led_int1)); / / Bus [3: 0]

ten_cnt ten_cnt2 (
. CLK (clk_100),
. CE (clk_en_int),
. Ainit (rst_int),
. Thresh0 (ten_cnt_thresh2),
. Q (hex2led_int2)); / / Bus [3: 0]/ / Insertion DCM1 instanciation ici
dcm1 instance (
. CLKIN_IN (CLK),
. RST_IN (RESET),
. CLKFX_OUT (clk_262144k),
. CLKIN_IBUFG_OUT (),
. CLK0_OUT (clk_int),
. LOCKED_OUT (verrouillé)
);

hex2led HEX2LED_1 (
. HEX (hex2led_int1),
. LED (hundredthsout));

HEX2LED_2 hex2led (
. HEX (hex2led_int2),
. LED (tenthsout));

hex2led HEX2LED_3 (
. HEX (hex2led_int3),
. LED (onesout));

HEX2LED_4 hex2led (
. HEX (hex2led_int4),
. LED (tensout));

HEX2LED_5 hex2led (
. HEX (hex2led_int5),
. LED (minutesout));

debounce DEBOUNCE_1 (
. SIG_IN (STRTSTOP),
. CLK (clk_100),
. SIG_OUT (strtstop_debounced));

time_cnt TIMECNT_1 (
. CLK (clk_100),
. CE (time_cnt_ce),
. CLR (rst_int),
. SEC_LSB (hex2led_int3),
. SEC_MSB (hex2led_int4),
. PROCÈS-VERBAL (hex2led_int5));

statmach STATEMACH_1 (
. CLK (clk_100),
. (Reset),
. DCM_lock (verrouillé),
. Strtstop (strtstop_debounced),
. Clken (clk_en_int),
. TVD (rst_int));

led_control LEDCONTROL_1 (
. CLK (clk_int),
. Centièmes ((hundredthsout, 1'b1)),
. Dixièmes ((tenthsout, 1'b1)),
. ONES ((onesout, 1'b0)),
. TENS ((tensout, 1'b1)),
. PROCÈS-VERBAL ((minutesout, 1'b0)),
. AN (AN),
. SEVEN_SEG ((SEG_G, SEG_F, SEG_E, SEG_D, SEG_C, SEG_B, SEG_A, SEG_DP)));

clk_div_262k CLKDIV262K_1 (
. CLK (clk_262144k),
. DIV_262144 (clk_100));

endmodule------------------` 1ns calendrier / 1PS

////////////////////////////////////////////////// //////////////////////////////
/ / Société: Xilinx
/ / Ingénieur: Vidyanandan Premduth
/ /
/ / Création Date: 05/02/2005 15:45:44
/ / Nom du design: le chronomètre
/ / Nom du module: stopwatch_tb.v
/ Nom du projet /: ISE en profondeur Tutoriel
/ / Périphérique cible: xc3s200-4ft256
/ / Versions d'outils: ISE 7.1i
/ / Description:
/ /
/ / Verilog Test Fixture créé par ISE pour le module: chronomètre
/ /
/ / Dépendances:
/ /
/ / Mise à jour:
/ / Révision 0,01 - fichier créé
/ / Commentaires additionnels:
/ /
////////////////////////////////////////////////// //////////////////////////////

module stopwatch_tb;

/ / Entrées
STRTSTOP reg;
RESET reg;
CLK reg;

/ / Sorties
SEG_A fil;
SEG_B fil;
SEG_C fil;
SEG_D fil;
SEG_E fil;
SEG_F fil;
SEG_G fil;
SEG_DP fil;
fils [3:0] AN;

/ / Instanciation de l'unité sous test (UET)
uut chronomètre (
. STRTSTOP (STRTSTOP),
. (Reset),
. CLK (CLK),
. SEG_A (SEG_A),
. SEG_B (SEG_B),
. SEG_C (SEG_C),
. SEG_D (SEG_D),
. SEG_E (SEG_E),
. SEG_F (SEG_F),
. SEG_G (SEG_G),
. SEG_DP (SEG_DP),
. AN (AN)
);

initial de commencer
/ / Initialisation des entrées
STRTSTOP = 0;
RESET = 1;
CLK = 0;

/ / Attendre 100 ns pour la réinitialisation mondiale à la fin
# 100;
fin
/ / Ajouter stimulus ici
/ / Définir l'horloge
toujours commencer
# 10 CLK CLK = ~;
fin

/ / Stimulation pour le réarmement et STRTSTOP
initial de commencer
# 150 RESET = 0;
# 200 STRTSTOP = 1;
# 3000 $ de finition;
fin

endmodule

----------Merci

 

[vlsi_whiz]

Cette erreur est parce ISE ne trouve pas le u modules ont utilisés dans le top-niveau de la conception.Assurez-vous que les modules sont présents et inclus dans le projet et que les noms des modules match.Cela devrait corriger l'erreur.