Spurs> sur l'horloge causés par la diaphonie à l'intérieur des FPGA?

[tiger_shark]

Salut,

Je suis impliqué dans un projet qui utilise Xilinx S3-1500.Il est le plus élevé d'horloge de 108 MHz et nous observons que l'horloge aura un morceau ensemble des éperons sur elle, spécialement l'MHz 54,27 qui sont générées à l'intérieur FPGA en utilisant RDR.Ma question est, pensez-vous qu'il pourrait se passer de la diaphonie entre l'horloge-tree et les logiques à l'intérieur de FPGA à cette vitesse?

Tous les commentaires sur ce qui serait apprécié.
Regards-TS

 

[Engineer_Bob]

C'est vraiment intéressant sa personne.

Je n'ai jamais vu un problème avec la diaphonie intérieur de l'appareil, seriez-vous l'amabilité de vous partager les conclusions sur celle-ci TS.

Merci beaucoup Bob

 

[tiger_shark]

Je le ferai si je fiind rien.Je pense que le problème ne devrait avoir d'autres causes plutôt que de la diaphonie dans les FPGA.Ce fut l'une des possibilités que j'ai à l'esprit.si je ne vous revenir dans une semaine ou deux, s'il vous plaît me rappeler.

Toute pensée ou d'expériences antérieures similaires à d'autres experts?

Merci pour l'aide,
Regards - TS

 

[H]

Salut,

Tous les FPGA et ASIC sont conçues pour éviter d'éventuels grossière-parler avec un logiciel approprié palcement et des outils routement.Je pense que vous ne pouvez pas s'attendre à des problèmes transfrontaliers de conversation dans des conditions IC recommandée.

 

[Engineer_Bob]

Salut TS

Le même effet que j ai vu (et il était dans un circuit numérique, mais pas un FPGA) a été causé par rebondir au sol.Je n t réaliser ce qui se passait jusqu'à ce que j'ai commencé à utiliser une sonde FET (une sonde standard tend à masquer le problème).

Un peu de chance avec elle si loin?

Bob

 

[tiger_shark]

Salut,

Merci pour le partage l'idée.Le sol rebondissant existe partiellement, mais ne semble pas être la principale raison (peut-être les gestionnaires n'aiment pas à croire b / c, ils doivent changer 2000 cartes

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />

) Et maintenant nous poursuivons pick-up des sources qui existent sur FPGA (sur le tableau).

Regards-TS

 

[Iouri]

Qu'est-ce que exactlly un problème, pouvez-vous s'il vous plaît oscilogramm post?

Merci