stabilité en fréquence PLL

[davicente]

Bonjour, mon nom est David.I d `aimerait savoir si la stabilité de la fréquence du signal de sortie d'une PLL est le même que dans l'horloge de référence utilisée dans la loop.I signifie, si l'horloge de référence est de 4 ppm, et la PLL est un facteur de multiplication x15 à 300 MHz d'obtenir un signal de sortie, ce signal de sortie a aussi une fréquence stablity de 4ppm? ne le PLL seulement le bruit de phase du signal de sortie se dégrade?
I `ll deligthed de savoir être un lien à l'application des notes ou articles en rapport avec ce toipic.
Merci d'avance

 

[tlp71@hotmail.com]

généralement l'erreur en ppm à la sortie est de même du signal en entrée.
Vous mât à prendre soin de concevoir les circuits pll.

 

[smanish]

depuis le PLL est censé verrouiller avec la référence d'horloge.La stabilité
de l'horloge de sortie sera "presque" même.

je peux télécharger une ref sur PLL.

ms

 

[Pim]

Mesurée sur une plus longue durée, la fréquence de sortie de stabilité de la PLL est le même que celui du signal de référence.

Si vous utilisez un PLL vous devrez également utiliser un filtre passe-bas.Faire de la fréquence de coupure du filtre plus élevé se traduira par moins de bruit de phase, mais elle entraînera également une plus grande quantité d'embranchements de la fréquence de référence dans le signal de sortie de la PLL.Réduire le filtre
de fréquence de coupure sera la PLL à être plus lent à
s'adapter aux changements de la fréquence de référence ou de la division de ratio (par exemple, si vous voulez avoir un PLL qui peut changer
la fréquence de sortie à divers multiples de la référence la fréquence, alors que de multiples cas de changement de la fréquence de sortie sera plus longue à se stabiliser).

Pour concevoir un PLL est donc une question de compromis.Vous ne pouvez pas avoir une PLL qui est excellent dans tous les aspects de sorte que vous aurez à sacrifier la performance dans un domaine pour obtenir la performance d'une autre région.

Motorola a déjà fait une puce nommée MC4044.Il
s'agit d'un PLL-chip et des fiches de données a organisé un grand nombre d'informations utiles sur la conception d'une PLL, en principe,
y compris le filtre passe-bas.

/ Pim

 

[smanish]

Ici, il est ..il
s'agit de NSC ...

ms
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[g579]

Si le PLL sinthesyzer est de type boucle unique, le PPM de stabilité ne sera pas modifié.Si elle comprend plus de boucles, vous devez alors calculer par simple mathématiques.

 

[sugm]

pour PLL, la fréquence est la même que la stabilité du signal de référence pour tous les signaux dans les PLL

 

[davicente]

merci à tous, je
vais jeter un oeil à la réf smanish téléchargé.
Maintenant,
j'ai une autre problem.I m 'travaille aussi avec DDS et je
n'ai pour le calcul de la stabilité de la fréquence du signal de sortie en rapport avec la stabilité de la fréquence d'horloge reference.I m' en utilisant une horloge de référence 2.5 PPM, qui devient un d'horloge de 300 MHz à l'intérieur de la DDS par l'intermédiaire de son intérieur avec un PLL x15 facteur de multiplication, la DDS génère un signal de sortie 120 MHz:
est la stabilité de cette fréquence 120 MHz du signal de sortie la même que la stabilité de la fréquence 20 MHz d'horloge de référence?
Connaissez-vous un lien spécifique ou de note d'application en rapport avec ce sujet?
Merci d'avance à nouveau.

 

[MonkeyBusiness]

L'exactitude de référence sera maintenu même après un circuit DDS.
L'effet d'un DDS sur le bruit de phase dépend de la DDS, et vous pourriez avoir besoin meausrement plus de temps pour mesurer la précision d'origine.