style pour les identificateurs dans Verilog HDL

[DSD]

Il ya deux styles de nommage pour connaître les identifiants (noms de signaux, les noms de ports, les noms des modules etc) dans Verilog HDL.

1.Utilisez des lettres minuscules pour tous les identifiants, par exemple, rx_flow.

2.Mélangez les lettres minuscules et lettres majuscules pour tous les identificateurs, par exemple, RxFlow.

Quel style voulez-vous utiliser dans votre conception?Pourquoi?

Je préfère le style second parce qu'il est plus clair et utilise les lettres de moins.

 

[santuvlsi]

cher ami,

Putying un trait de soulignement n'est pas bien risqué?

également ce qu'il faut dire avantage et un inconvénient, son souhait, et la facilité.

Santu

 

[asicganesh]

Vous pouvez lire Verilog Coding lignes directrices de votre organisation ou votre client à adopter une convention de nommage bon

 

[PRA]

la plupart des organisations préfèrent la première
if u wanna les 2 floppé version du signal dire réinitialiser son mieux le nom comme reset_2d ou reset_dd

Je préfère aussi la même chose!
convention de nommage est requise pour comprendre le code ur facilement à U et autres!u contraire de perdre du temps à comprendre elle-même que!

 

[Salma Ali Bakr]

Verilog HDL est un cas sensible ... pour ainsi éviter les erreurs de syntaxe, je préfère utiliser le "tout en minuscules traits de soulignement "...( le premier exemple vous avez donné) ...

Il est important d'éviter de mélanger les affaires qui mai conduire à des identificateurs faute d'orthographe ... juste s'en tenir à un style de codage unique dans tous vos codes, parce que mal tapé mai identificateurs de conclure à une nette implicite, sans donner une erreur de syntaxe ... et c'est un BIG problème ...