Subthreshold inadéquation MOS: How bad-t-il vraiment?

[gszczesz]

J'ai besoin d'obtenir certaines quasi-estimation quantitative de l'inadéquation d'un PMOS / NMOS avec des densités de courant très faible, soupçonné d'être en SUBTHRESHOLD.

Je sais que les sous-dégrade opération seuil décalage, mais je n'ai jamais vu des mesures quantitatives.Quelqu'un sait comment il devient mauvais, ou comment estimer celle-ci (règle de pouces sont ok)?

En prime, ce que quelqu'un sait combien de sous-seuil est sensible au temps température?

Greg

 

[piloter]

Comme l'a exprimé en mV du Vème, le sous-décalage de seuil est 2-3 fois plus grand que celui forte inversion pour les transistors de même taille.Ceci est mon expérience.

 

[gszczesz]

Merci pour la règle de pouce.

Quelqu'un at-il une équation ou quelque chose de plus prédictifs?

Greg

 

[Humungus]

Soyez prudent en disant que l'inadéquation s'aggrave dans le Wisconsin.C'est pour une taille de transistor.Néanmoins, dans la plupart des cas, le design est basé sur une base courante donnée.Si pour obtenir vos transistors en WI, la taille doit augmenter, ce qui améliore correspondant normalement.

 

[ambreesh]

Salut,
Steer Comme l'a mentionné, le décalage existant peut être dramatique pour quelques mV.
Si vous observez l'équation Id:
Ido = exp [(VGS-Ve-Voff) / nvt]
Ido = 2nβ (Vt) ˛

Essayez de varier le Ve de 5 à 20mV et ibserve le changement de l'I

Convenu que, comme W et L correspondant augmentation ne augmenter, mais en raison des températures élevées dans le processus de fabrication, Ve inadéquation peut avoir lieu et ne prennent place.Si par hasard vous avez un métal posée sur la porte d'un de ces transistors vous wouid sûrement observer une variation Ve entre les transistors et les grandes tailles ne serait d'aucune aide.
Si vous avez besoin de circuit de polarisation à grande distance du miroir de courant, et vous faites de polarisation de tension, vous êtes tenu d'observer inadéquation Ve dans les transistors immatériel de la taille.