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n1cm0c
Guest
Je fais plein blocs personnalisés analogiques qui ont besoin de certains blocs numériques simples, des FSM.
Notre peuple numériques sont trop occupés avec Synopsys / Cadence / Mentor dernière génération d'outils de conception ASIC numérique grand dans les technologies nanométriques, donc il n'ya personne pour m'aider à écrire VHDL / Verilog code synthetisable et utiliser ces outils pour générer un SPICE / Spectre / HSPICE netlist que je peux utiliser pour simuler mon circuit complet (98% analogiques, 2% digital).
Je sais que je pourrais utiliser VHDL-AMS ou Verilog-AMS pour modéliser tout ensemble, mais je pense que cela est exagéré, puisque la partie numérique est si petit.Mes simulations prendra plus de temps, j'aurai besoin de licences d'utilisation plus coûteuse, et probablement aussi apprendre une langue «nouvelle» (la-AMS).
Dans la phase finale de ma conception de la partie numérique seront synthétisés par les spécialistes du numérique, et puis je vais récupérer le netlist SPICE complet avec tous les parasites, etc
Mais avant d'en arriver là, je voudrais être capable de synthétiser mes FSMs, en utilisant une simple, peu coûteuse et facile à utiliser l'outil, de sorte que j'aurais pu netlists SPICE de la partie numérique je pourrais utiliser dans mes simulations.J'ai une bibliothèque de cellules numérique standard, avec schéma complet, et netlists SPICE pour eux, et je tiens à synthétiser logiques utilisant cette bibliothèque.
Je cherche quelque chose de similaire aux outils de Berkeley (octtools, MSII, mvsis, SIS, peu importe), mais commerciale (avec une aide), et capable de prendre RTL VHDL comme entrée.Peut-être quelque chose comme Exemplar Logic?Il ya plusieurs années je me souviens en utilisant quelque chose comme ça, je pense.
Alors, ma question pour vous des spécialistes du numérique est la suivante: Pourriez-vous proposer une synthèse logique ASIC outil qui accepte RTL VHDL et produit une netlist niveau de la porte (contre une bibliothèque de cellules standard), de préférence dans SPICE / HSPICE / SPECTRE syntaxe?
Merci pour toute aide!
Notre peuple numériques sont trop occupés avec Synopsys / Cadence / Mentor dernière génération d'outils de conception ASIC numérique grand dans les technologies nanométriques, donc il n'ya personne pour m'aider à écrire VHDL / Verilog code synthetisable et utiliser ces outils pour générer un SPICE / Spectre / HSPICE netlist que je peux utiliser pour simuler mon circuit complet (98% analogiques, 2% digital).
Je sais que je pourrais utiliser VHDL-AMS ou Verilog-AMS pour modéliser tout ensemble, mais je pense que cela est exagéré, puisque la partie numérique est si petit.Mes simulations prendra plus de temps, j'aurai besoin de licences d'utilisation plus coûteuse, et probablement aussi apprendre une langue «nouvelle» (la-AMS).
Dans la phase finale de ma conception de la partie numérique seront synthétisés par les spécialistes du numérique, et puis je vais récupérer le netlist SPICE complet avec tous les parasites, etc
Mais avant d'en arriver là, je voudrais être capable de synthétiser mes FSMs, en utilisant une simple, peu coûteuse et facile à utiliser l'outil, de sorte que j'aurais pu netlists SPICE de la partie numérique je pourrais utiliser dans mes simulations.J'ai une bibliothèque de cellules numérique standard, avec schéma complet, et netlists SPICE pour eux, et je tiens à synthétiser logiques utilisant cette bibliothèque.
Je cherche quelque chose de similaire aux outils de Berkeley (octtools, MSII, mvsis, SIS, peu importe), mais commerciale (avec une aide), et capable de prendre RTL VHDL comme entrée.Peut-être quelque chose comme Exemplar Logic?Il ya plusieurs années je me souviens en utilisant quelque chose comme ça, je pense.
Alors, ma question pour vous des spécialistes du numérique est la suivante: Pourriez-vous proposer une synthèse logique ASIC outil qui accepte RTL VHDL et produit une netlist niveau de la porte (contre une bibliothèque de cellules standard), de préférence dans SPICE / HSPICE / SPECTRE syntaxe?
Merci pour toute aide!