Supérieur problème de conception de vitesse

M

mpatel

Guest
Salut, je utilisé pour la conception FPGA de 125 à 170 MHz. Maintenant la question est de savoir si je mettre à jour la conception à haute fréquence et dire 900 Mhz, quel genre de crise, j'ai besoin de manipuler? Quelles seraient les questions critiques et comment puis-je les résoudre?
 
Le CCP pour la grande vitesse IO est critique et aussi le io du FPGA est important.
 
Parler de la puce FPGA lui-même, vos circuits complexes (multpltier, additionneurs grand barrrel manettes, etc) ne rencontrera pas le calendrier. Vous avez trouvé une façon de leur pipeline. Le e OI, vous pourriez avoir des problèmes pour répondre aux horaires d'entrée (mais peut-être votre OI sont inchangés). Je ne sais pas si des électrodes FPGA actuels peuvent prendre de l'horloge à 900MHz (à nouveau votre horloge peut être interne) Grossièrement, l'étape semble être vraiment trop énorme pour réaliser avec juste un ré-exécuter. -B
 
Je suis d'accord avec BULX, passant de 100 MHz à 900 MHz est presque impossible juste en ré-exécuter étant donné le fait que la technologie du silicium est la même ou presque la même. Icreasing fréquence à ce niveau peut exiger beaucoup de re-conception même quelques modifications architecturales dans la conception. Atteindre 900MHz sur FPGA n'est pas une tâche très facile .. il faudra très attention conception architecturale du système.
 
parce connexion programmable FPGA a très long retard, donc je pense que vous ne pouvez pas utiliser FPGA pour atteindre ces vitesses élevées disent 900MHZ. vous pouvez payer pour améliorer l'attention PLAN DE LA SALLE problème ci-dessus (mettre la logique liée rapprochés peut être utile). Cordialement [quote = mpatel] Salut, j'ai utilisé pour la conception FPGA de 125 à 170 MHz. Maintenant la question est de savoir si je mettre à jour la conception à haute fréquence et dire 900 Mhz, quel genre de crise, j'ai besoin de manipuler? Quelles seraient les questions critiques et comment puis-je les résoudre? [/Quote]
 

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