synchronisation

O

omid219

Guest
Salut
J'ai deux bus dans ma conception, appelons-les A & B.
L'horloge de B provient d'un diviseur de CLK A.
Ai-je besoin de synchronisation lorsque je transférer les données de CLK A à B de domaine ou vice versa?

Merci,

 
Dans votre cas, je ne pense pas que vous avez besoin de synchronisation.

 
À mon avis, nous ne faisons que la synchronisation des signaux asynchrones.Les données qui sont synchrones dans les horloges ne doivent pas être synchronisés.

 
Vous allez avoir besoin FIFO entre les deux domaines, l'une pour A à B et un autre pour B à A.

horloge pour A et B d'horloge pour, bien que synchrones, ont des fréquences différentes et aura également des phases différentes.

 
Les données ne sont pas en format éclater, il n'y a donc pas besoin de FIFO.Je ne sais pas ai-je besoin synchroniseurs ou non.
A première vue, il semble que, parce que l'horloge B est généré en divisant CLK A, ils sont synchronuse et n'ont pas besoin de synchroniseur.Mais il est évident que l'horloge B arrive un peu après une heure, en raison de retard de division FF.Donc, on peut violer les temps de maintien lorsque les données se déplace d'un domaine A à B. Ai-je raison?

 
Citation:Les données ne sont pas en format éclater, il n'y a donc pas besoin de FIFO.

 
Salut,

Eh bien voici tout dépend de la façon dont les impulsions d'horloge de nombreuses données est fluide, et la fréquence de l'horloge divisée, supposons que pour les données Exemple d'une s'écoule dans deux impulsions d'horloge une fois ur utilisant divivder fréquence d'horloge par 2 pour le bus B, puis son pas nécessaire que les données seront dans la phase de l'augmentation des bords des horloges.

Et ne considèrent pas les retards de l'horloge tout en décidant de le synchroniseur.Et si les données constitue une partie de l'éclatement, puis sa doit d'utiliser une FIFO.

Eh bien, si pas utiliser un mécanisme de poignée de main ici, il serait approprié.

Cordialement
Raghu

 
Citation:

En outre, selon la façon dont le début de flop diviseur, que ce soit à partir de la logique 1 ou 0 logique, l'horloge B pourrait être de 180 degrés hors de phase à partir de ce que vous attendez.
Comment contrôlez-vous le niveau le flop diviseur de la logique de départ?
(Reset?)
 
Citation:En tout cas, la valeur initiale du diviseur flop n'a pas d'importance tant que métastabilité est concerned.Since CLK et CLK A bords B sont toujours alignés.

Mais toujours je me sens un protocole de transfert est nécessaire, parce que dans certains des cas de rupture à partir de premières données peuvent ne pas être uniforme.

 
1.CLKB doivent être générés (divisé par 2) de neg-bord de CLKA, de sorte que vous pouvez ignorer la commande setup / temps de maintien lors de la synchronisation.
2.Si vous utilisez l'arbre d'horloge pour CLKA et CLKB, n'oubliez pas de régler la contrainte sur les arbres d'horloge, de sorte que CLKA et CLKB peut avoir un équilibre et une relation de phase fixe si votre puce
biaiser 3.clock / transition / délai min max entre CLKA et CLKB sont fonction de la fréquence et la taille de votre puce.
4.la synchronisation des données entre les 2 domaines d'horloge doit être du registre

 
CLKA et CLKB sont synchrones, même si elles ont un peu retard causé par les forces de facto.Dépend de la règle de conception de circuits intégrés, si les horloges sont de la même source ou de synchronisation, ils n'ont pas besoin tout autre procédé pour cela.

 
En autant que je sache il n'y a pas besoin de synchroniser des données à partir d'une horloge et son horloge divisés comme ils signaux entre ces horloges obéir à la mise en place et maintenir des contraintes.

 
bien vouloir passer par le document ci-joint avant la mise en œuvre des synchroniseurs à Ur design
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe

 
Dans votre cas, je ne pense pas que vous avez exigé toute synchroniseur.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top