synthèse logique, cycle de l'horloge

[m]

Salut tous

Le cycle d'horloge de la matière, lors de la définition de l'horloge.

Qu'advient-il si je définis horloge "50 pour cent" et "non cyclique 50 pour cent", suis-je libre de définir cycle de l'horloge.
Merci dans adavnec

 

[rjainv]

Vous n'êtes pas libre de définir cycle de l'horloge.Il viendra de la spécification de la source qui génère l'horloge, elle pourrait être un PLL ou un cristal à travers un diviseur ou directement.

Il serait question, si vous avez deux posedge ainsi que negedge déclenché flops ou les verrous dans la conception.

 

[dcreddy1980]

Si vous parlez de synthèse, vous pouvez définir le cycle de service de l'horloge et analyize les limites de votre design, ce qui peut être fait avec:

commande create_clock a la possibilité de définir votre cycle ->
période de 4 create_clock forme d'onde (0 3) [get_ports () CLK]

Ici, je l'ai fait pour 75% CLK CLK élevé et 25% à faible