System Verilog RTL question.

[vizpal]

Salut, je travaille sur un projet de vérification des SV.Je veux accéder à certaines RTL signaux internes dans mon Testbench.Comment fait-on???

Je suis tombé sur "$ root" dans SV, mais ne suis pas sûr de savoir comment l'utiliser!

Quelqu'un peut-il m'expliquer comment cela peut se faire ...

Si possible, de donner des exemples ...

Merci d'avance!!

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[aji_vlsi]

Tout comme Verilog plaine - Utilisez abcd

Ajeetha, CVC
www.noveldv.com

 

[veeramuthuece]

si vous voulez accéder à certaines variables à l'intérieur du RTL de testbencs.
vous avez à faire référence, comme hireracial
tb.dut.internalblock.signal

 

[vizpal]

Peut-on définir ce dans le cadre du fichier d'interface????

<img src="http://www.edaboard.com/images/smiles/icon_idea.gif" alt="Idée" border="0" />

 

[VPK]

mybe en ajoutant charges d'essai ...

 

[shobhitk]

hireracial Utilisez des noms de signaux

Top_Level.mid_Level.lower_level.Signal_name

 

[xuanzhu]

mais cela est une simulation très mauvais style, parce que si la conception a été synthétisée, certains signaux disparaîtra, et vous devez modifier votre banc d'essai.La meilleure façon est de considérer votre conception en tant que boîte noire, et insérer des biens et des affirmations contenues dans votre code RTL pour vous aider à déboguer