tableau associatif dans SystemVerilog

[sree205]

Salut à tous,
Est-il possible de mettre en œuvre un tableau associatif dans le système de Verilog l'intérieur d'un bloc ou toujours dans une classe?dans les didacticiels et dans les livres, je vois que sa a déclaré la plupart dans des blocs de départ.

Mes besoins de l'application des connaissances des données stockées précédente.Contenu de ce que je cherche, c'est comme ça,

if (écrire)
assciative_arr [adr] = input_data;
else if (Lire)
Sortie_Données = associative_arr [addr]

des suggestions de remplacement pour mettre en œuvre ce sont également les bienvenus.

 

[Syswip]

Salut sree205,

Bien sûr, vous pouvez déclarer un tableau associatif dans une classe.
Je vous recommande de vérifier s'il existe ou pas l'adresse actuelle avant de lire.
Si votre adresse de lecture n'existe pas certains outils peuvent générer des avertissements.

Faites comme ceci:
Code:if (écrire)

assciative_arr [adr] = input_data;

else if (lire) commencent

if (associative_arr.exists (addr))

Sortie_Données = associative_arr [addr];

d'autre

Sortie_Données = (0 ou x. ..)

fin

 

[ljxpjpjljx]

une bonne information pour nous d'utiliser!

 

[sree205]

J'ai trouvé cette explication dans l'un des sites Web.

Créez une classe pour représenter un emplacement de mémoire (c'est à dire qu'il a l'adresse et les propriétés des données).Créer un tableau associatif de cette classe emplacement mémoire indexés par la propriété adresse.

Cela signifie-t créer un tableau d'objets?Est-ce de toute façon mieux que de créer un tableau associatif?

 

[eChipDesign]

Création d'un objet d'élément de mémoire et en le poussant dans un tableau a ses propres avantages, si
a.vous avez l'intention de mettre en œuvre une liste d'accès à la même adresse.
(Où, dans chaque adresse sera stocker l'historique des accès aussi)
scoreboarding dire en construction dans la mémoire.
b.Si la mémoire doit également avoir snoop / nosnoop, détendu commande type de protocole caractéristiques.

Si tout ce que vous voulez est une mémoire de stockage simple, alors il ne sert à rien de le remplir comme un objet.Enfait il va augmenter sur les frais généraux sur le stockage.

Cheers,
eChipDesign.

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eChip Design Labs
Formation VLSI pour Verilog et Verilog système
Nagercoil, Tamil Nadu

http://learn-asic.com

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