tampon

A

al_extreme

Guest
Im la recherche d'une methode pour protéger ioport de mon FPGA.Ma io fonctionner à 100 MHz et j'ai besoin d'une trempette ou Pakage PLCC.J'ai besoin de protection courant et de tension.Merci pour votre aide

 
salut

ur question n'est pas claire.yu voulons protéger le port ur.dont l'application nécessite une protection pour ce n u mêmes ont besoin d'une trempette ou paquet PLCCau revoir
Ashish

 
what do you mean?

de travailler à 100 MHz vous avez besoin d'Ultimo dispositifs FPGA, beaucoup en sont 3.3V seulement et pas 5 tolérants V, la tension qui vous utiliser?
Si vous insérez un tampon, vous devez utiliser un appareil très rapide, sinon on découpe la fréquence

 
Désolé pour mon mauvais anglais.Curruently je travaille sur un analyseur logique pour l'étudiant, je veux protéger l'entrée, par exemple si l'élève a fait une mauvaise connexion du tampon se brisa pas le FPGA.Pour cette raison, je veux un package facile à enlever et poser une autre facilement.Je l'aide d'un FPGA Spartan 2e thank you very mutch for your help!

 
hiya,
protection KNW U IO est toujours problème ..
Je suppose que la logique n FPGA interne ne résoudra pas le problème ..

mai besoin de faire u PCB spécial pour cette ..
Prendre toutes les broches majeur sur les points de test ..
et d'écrire clairement que ses broches à broches d'entrée ou de sortie ..
et si possible donner le nombre de pins aussi avec celui ..

Coz son mal de tête sinon de compter à nouveau n Pins again ..

tom

 
entend u, u veulent juste s'assurer quel paquet de u FPGA doit choisir, ne pas u?
ou de concevoir une protection ciucuit?

si l'emballage du FPGA, je suggère PLCC, eh bien, U pourrait utiliser un socket Carrie puce pour PLCC.
dans ma conception, je utiliser CPLD, EPM7128SLC84, pour l'enlèvement il opportunément, j'ai acheté un socket PLCC.

et à concevoir une carte de démonstration, j'ai utilisé 4 têtes pour les broches de IO CPLD, toutes les broches E
/ S coludn't contact directement avec leurs broches correspondantes des autres puces sur le plateau.

 
Je ne suis pas sûr de ce que vous me le demandez alors je vais vous poser quelques questions hopefully this mai clarifier et aidez-nous à vous aider.

Faites-vous une conception de BPC?
Quel genre de laboratoire que vous utilisez, et le type d'utilisateurs?
Voulez-vous tolérer 5-V de signalisation sur les entrées-sorties de l'SpartanIIE?
Quel est ou quel sera le niveau de tension des composants discrets dans votre BPC?
Pouvez-vous utiliser un FPGA BGA dans votre conseil?

observe

 
Im faire un desing d'un pcb avec un Spartiate 2e 208 broches.Je construis un analyseur logique à 100 MHz.Cela se fait, mais je suis à la recherche d'un moyen de protéger l'entrée.

Exemple si je fais une erreur de mettre une fourmi 12 volts sur l'entrée, je veux un pour protéger cela.N Mathers est ce volet s'est rompue à 12 volts, mais j'ai besoin d'un paquet sur un socket pour le changer facilement PLCC ou immersion.

Thank you very mutch for your help

 
J'ai vu de telles choses, mais je ne me souviens plus où.Vous pouvez faire votre propre petit circuit imprimé.puce sur le dessus, des épingles en soulignant que le fond à une vaste grille de broches ou quelque chose.Git

 
Vous pouvez connecter un dispositif de commutation de bus (en fait une résistance qui peut être ouverte

ou fermées) entre des ports E
/ S de votre FPGA et autre appareil sur le tableau.

cordialemental_extreme a écrit:

Im la recherche d'une methode pour protéger ioport de mon FPGA.
Ma io fonctionner à 100 MHz et j'ai besoin d'une trempette ou Pakage PLCC.
J'ai besoin de protection courant et de tension.
Merci pour votre aide
 
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