TBGenerator (EDA outil pour tester la conception HDL)

[jimjim2k]

Salut

TBGenerator (EDA outil pour tester la conception HDL)

TBGenerator -
le programme pour les essais et les modèles diagnosting HDL (VHDL ou Verilog).
Ce programme lit les fichiers sources (VHDL ou Verilog) et génère automatiquement le fichier de banc d'essai (VHDL ou Verilog) au module et la macro, sélectionnez le dossier (Tcl / Tk, Sh) pour des simulateurs (ModelSim, Active-HDL/Riviera, NC - sim, VCSi et autres).Vous
n'avez pas à perdre votre temps pour écrire des bancs de test!

1.h ** p: / / www.hightech-td.com/

* -> T
tnx

 

[abhi_459]

ce site
n'est pas disponible

 

[livewire09]

C'est l'une des informations qui auraient pu être très utile pour nous le lien avait été correcte.En effet, ce lien ne fonctionne pas.

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Question" border="0" />
Lecteurs MP3