Tension erreur de pipeline ADC!

[Jeniffer]

salut tous:
de pipeline ADC, 1LSB total tension erreur (renvoyé à ADC input) est suffisante pour monotonicity.à garantir la fiabilité monotonicity, 1/2LSB est précisé, cela signifie aussi chaque étape doit être conçu de manière à avoir un total de tension d'erreur de moins de 1 / 4 LSB de la résolution du effetive les autres étapes.Comment puis-je obtenir le deuxième sens?merci!
document lié: http://www.edaboard.com/viewtopic.php?p=675388 # 675388

 

[bbbb]

Je ne savez pas, mais mai être cela vient de ceci:

E1 E2 / 2 e3 / 4 ...<0.5LSB
si e1 = e2 =...= e
e (1
1 / 2
1 / 4 ...)< 0.5LSB
2e <0.5LSB
e <0.25LSBAjouté après 7 minutes:Il ya quelques articles sur ce sujet,
par exemple:
SH Lewis,
le TCAS II,
août 1992
PJ Quinn, ISCAS, 2005

Cependant l'erreur est un sujet délicat!il est préférable de parler de l'INL et de DNL.Ajouté après 42 minutes:Le deuxième document (celui que vous avez lié à) est quelque peu vague.Par exemple equ.(11) vient de nulle part!.Je vous le pls let me know.

 

[Jeniffer]

merci.
savez-vous comment obtenir le deuxième sens de «chaque étape doit être conçu de manière à avoir un total de tension d'erreur de moins de 1 / 4 LSB de la résolution du effetive les autres étapes"

 

[bbbb]

Voici le nom de deux bonnes références:
1.SH Lewis, Optimisation de la phase de résolution de pipeline, plusieurs, ...,
Le TCAS-I,
août 1992

2.AM Abo, Design pour la fiabilité de la basse-tension,
Switched-capacitor circuits, Thèse de doctorat, UC Berkeley, 1999