toute disposition des attributs de signal dans Verilog?

[nagu guptha]

Avons-nous toute disposition des attributs de signal dans Verilog, comme 'événement en VHDL. Est-il possible de vérifier front d'horloge dans les états comportementaux comme la TASK et conditionnelle IF. s'il vous plaît ne réponse .....

 

[jbeniston]

'Événement est similaire à @ dans Verilog. @ (Posedge signal); va attendre pour un bord postive sur le signal. Ceci peut être utilisé dans les tâches.

 

[nagu guptha]

Merci pour la réponse ......, c'est une information utile.

 

[flanix]

c'est bien!