Transmission porte D-flip flop, question de simulation

V

viperpaki007

Guest
Salut, je suis porte de transmission simulant D flip flop en cadence, mais mes résultats de simulation montrent pépins à la sortie. Je joins mon schéma ci-dessous. Quelqu'un peut-il suggérer ce qui est de la simulation problème: la taille transitoire étape 0.1ns Max étape d'entrée de fréquence 250kHz 0.1ns 1MHz fréquence d'horloge [COLOR = "silver"] --- Mise à jour --- [/COLOR] Je joins également mon circuit porte de transmission
 
Pouvez-vous me montrer la simulation des signaux et CLOCK_POS HORLOGE NEG Vous obtenez le problème sur front d'horloge ... donc je pense qu'il pourrait y avoir quelque chose avec votre générateur d'horloge ne se chevauchant pas ....
 
Voici les résultats de la simulation pour l'horloge. Une image est agrandie version de l'autre Est-ce qu'un délai nécessaire entre la 1ère et 2ème horloges de grille de transmission?
 
Vous ne pouvez pas conduire un T-porte avec un tel arrangement pour la génération d'horloge ... La façon dont vous l'avez obtenu, vous chargez les CLOCK_POS plus CLOCK_NEG car il est extra chargé de l'onduleur produisant lui-même CLOCK_NEG ... vous devez utiliser un circuit d'horloge non-chevauchement génération comme celui-ci [COLOR = "silver"] --- Mise à jour --- [/COLOR] puis utilisez phi1 et phi2 comme entrées de commande à votre T-GATE
 
Je vois deux portes de transmission, mais pas FF. Pour activer le circuit dans un D-FF, vous devez ajouter des commentaires et des portes de transmission plus, je suppose. Deux tampons et 4 TGS faire un D-FF.
 
Je pense que c'est ce que signifie FVM ... mais vous avez encore d'utiliser un circuit NOCG à conduire la T-portes
 
Merci AmrZohny, j'ai fait le flop D-flip selon le schéma dans le lien que vous avez fourni et il travaille maintenant. Je ne sais pas pourquoi le dispositif précédent ne fonctionnait pas parce que un arrangement est proposé dans les documents IEEE un. Amir Ghaffari, Eric, AM Kulmperink, «accordables haute filtres passe-bande Q N-chemin: modélisation et la vérification" circuits IEEE état solide mai 2011 (figure 18). À propos de votre commentaire sur la non-chevauchement de génération d'horloge, je ne suis pas en mesure d'obtenir l'idée. Je comprends que clock_positive devrait être tout aussi chargé en tant que clock_negative mais qu'entendez-vous par le chevauchement de génération d'horloge. Est-ce mot qui se chevauchent signifie que nous devons donner un peu de retard entre l'horloge et l'horloge positif négatif?
 
Oui, c'est exactement le circuit que je veux dire. Non-recouvrement d'horloge serait préférable, mais n'est pas nécessairement requise pour les circuits numériques. Les appareils standards logiques CMOS et habituelles bibliothèques ASIC ne l'avez pas. Tant que l'entrée ne change pas pendant front d'horloge, il n'y a aucun avantage de la break-before-faire de l'action.
 
Je l'ai recommandé, car je ne sais pas comment grand une charge viperpaki007 est de conduire .... son avantage est la capacité des onduleurs en cascade coniques pour être capable de conduire de grosses charges à la fin ...
 
Pouvez-vous les gars suggèrent quelque bon livre sur base de la conception de circuits CMOS porte. Je commence tout juste à développer mes connaissances dans ce domaine et je pense que j'ai besoin de comprendre les bases en premier.
 
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