un avertissement sur la conception de la compilation: fanout

[iamczx]

Attention: 'top design »contient haute sortance filets 2.Un certain nombre fanout de 1000 sera utilisé pour les calculs de délai concernant ces filets.(TIM-134)

Comment éliminer cet avertissement?
set_max_fanout utilisez la commande?

Merci d'avance

 

[henrik2000]

Peut être que vous essayez de conduire à de nombreux ENTITES avec un seul signal.essayez de partager ..Comme vous ne donnez pas beaucoup de détails sur l'ensemble d'outils utilisés, ou la langue, soit il est vraiment difficile de vous aider

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sourire" border="0" />

 

[jankin]

Peut-être vous devriez chercher le net.

 

[iamczx]

J'utilise Verilog.Lorsque je compile le "haut", j'ai mis le CLK et le signal de la TVD en tant que réseau idéal.
Ainsi, le fan-out net élevés ne seront pas CLK et net de la TVD, est-il?

Et, est-il une commande pour trouver le net fanout hign?