Un zéro anticipateur

[Galos]

Salut, Quelqu'un peut-il m'aider avec le code Verilog anticipateur de zéros. Son travail semble un peu délicat! Toute sorte d'aide sera appréciée ... Merci

 

[j_andr]

Salut, Quelqu'un peut-il m'aider avec le code Verilog anticipateur de zéros. Son travail semble un peu délicat!

google? ne sais pas si le dessous est ce que vous avez besoin, mais c'est difficile ... et assez rapide, en général - un '1 'à la position' i 'dans le vecteur d'entrée fixe '1' à la position 'i' dans le vecteur de sortie et remet à zéro tous les bits de sortie inférieures à 'i'; syntaxe [= verilog] Module leading_zero (entrée [BIT_W-1: 0] D_IN, sortie reg [BIT_W-1: 0] d_out, sortie reg [NR_W-1: 0] nr_of_zero, sortie reg [NR_W-1: 0] one_position); localparam BIT_W = 16, NR_W = log2 (BIT_W); reg [BIT_W-1: 0] clr; genvar i; générer for (i = 0; i