Unité supplémentaire après la synthèse

[sheikh]

Bonjour Dears, j'ai écrit un code VHDL puis synthèse. Le résultat de synthèse contient une unité qui n'est pas dans mon chemin de données. (Sur la figure ci-jointe, entre ADD / SUB et un registre qui est connecté à celui-ci). il s'agit d'un FD (un peu D_ff 32), Pourriez-vous s'il vous plaît dites-moi, pourquoi ISE produit cette unité après la synthèse? et comment puis-je modifier le code suivant qui, ADD / SUB connecter à REG_4 directement? En ce qui concerne Mostafa

 mux4: mux_2x1_32bit port map (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); processus (clk) commencer if (clk = '1 'et clk'event) alors si add_sub_0 = '0' alors out_Add_sub_1_sig clk, Rout => C4_sig);

 

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cheikh, out_Add_sub_1_sig est un registre qui vous suivi par votre instance REG32_bit. Sytnthesis produire exactement ce que nous avons écrit. Je ne vois pas de problème. Si vous ne voulez pas enregistrer l'extra supprimer l'instance Reg_4 et de réaliser l'affectation C4_sig