Urgent: sur un problème de compilation dans QuartursII 5,0

[ethan]

Tout le monde Cher,

J'ai une petite question au sujet du problème compiation dans Quarturs II 5.0.Après avoir créer un banc d'essai pour tester LFSR, je reçois toujours des erreurs, a déclaré:

«Erreur: ne peut pas synthétiser de conception actuelles - design ne contient pas de logique
......"

Mais, effectivement, le LFSR a été instancié à l'intérieur du banc d'essai en tant que composante du port et cartographiés.Et les deux LFSR_generic et LFSR_testbench sont dans le projet nommé lfsr_testbench.

Je ne sais pas pourquoi il gardé complianing ce problème.Vous me donner quelques idées?

J'ai utilisé il ya plusieurs années MaxPlusII et c'est la première fois que j'utilise Quarturs.

Je joins mon code VHDL ici.

Merci beaucoup.
Désolé, mais vous avez besoin de connexion pour voir cette pièce jointe

 

[echo47]

Ce n'est pas une réponse, mais ce sera peut-être utile ...

Votre HDL semble ok.synthétise LFSR_GENERIC et routes amende Xilinx ISE 8.1.Désolé que je n'ai pas QuartusII d'essayer.
Assurez-vous que vous n'êtes pas accidentellement la synthèse des bancs d'essai.

 

[nand_gates]

Si ur essayer de synthétiser les bancs d'essai, vous obtiendrez l'erreur.Parce ur
banc d'essai n'a pas de broches d'entrée / sortie.Je pense que vous voulez sythesize
le LFSR avec ses bancs d'essai??Alors ce n'est pas la bonne façon de le faire.
Ur banc d'essai doit avoir CLK, remise à zéro comme intrants et la broche de sortie pour que test_status
indiquer l'état de test.Ur banc d'essai en cours n'est pas synthétisable.Vous ne pouvez pas
générer des horloges à l'intérieur de FPGA!

 

[vcnvcc]

Je pense que u prennent dossier de conception VHDL comme un banc d'essai ..