utilisant des horloges différentes sur un seul FPGA

[shsshs]

Salut. dans mon projet que je dois utiliser d'horloge différentes pour les entrées différentes sur un seul signal. Par exemple, le signal clk_main: std_logic; clk_main

 

[permute]

Le FPGA devrait avoir un BUFGMUX. vraiment, il devrait également être BUFG_CTRL. Vous devez vous assurer que vous avez les contraintes de temps correct pour la conception. En outre, l'un des modes de multiplexage va passer instantanément. Vous devez vous assurer de configuration / hold temps sont remplies pour cette ligne. IIRC, il peut également être une ligne de contrôle glitchless. Le guide de l'utilisateur explique les avantages de chacun. Quelle est l'utilité exacte du DCM dans la conception? si l'entrée de la DCM est modifié, le DCM a besoin d'être réinitialisé pendant plusieurs cycles.

 

[shsshs]

J'ai utilisé du DCM pour le multiplexage de fréquence d'horloge. d'ailleurs sous DCM j'ai trouvé BUFGMUX pour sélectionner l'horloge approprié. Mais à ce point je dois faire face aux problèmes qui se banc d'essai n'a pas fonctionné. problème est que l'horloge à la sortie du BUFGMUX est U. Je n'ai pas trouvé où je me trompe. aucune erreur, mais syntesizing banc d'essai n'a pas fonctionné. Que pensez-vous à ce sujet?

 

[permute]

Je ne suis pas entièrement certains de ce que vous venez de dire. Je devine que la «fréquence de multiplexage" "multiplication de fréquence» signifie ou «la synthèse de fréquence". par «banc d'essai", je suppose que tu veux dire un prototype physique. Bien que vous pourriez être allusion à une simulation. Je ne sais pas où vous utilisez l'horloge mux - sur l'entrée de la DCM, ou avec l'une des sorties. Les questions suivantes pourraient être: 1.) BUFGMUX et BUFGMUX_CTRL sont différents. BUFGMUX permet de fiabilité, la commutation rapide des horloges. Il exige que l'utilisateur rencontre configuration / hold reprises pour CE, sinon il peut y avoir un pépin. BUFGMUX_CTRL permet de basculer glitchless, mais nécessite en général deux horloges existent et que les cycles de latence couple de commutation peut se produire entre l'horloge. 2.) Si l'horloge à l'évolution du DCM, le DCM devrait être tenue à réinitialiser pendant plusieurs cycles, et vous devrez attendre pour le «verrouillé» le signal. 3.) Si le BUFGMUX est sur la sortie d'un DCM et la sortie de la BUFGMUX est utilisé pour les commentaires de DCM, vous devez appuyer sur la DCM dans réinitialisé quand elle n'est pas la source de l'horloge.