valeur par défaut de fil en Verilog = 0

[ashgun]

Salut à tous J'ai besoin d'informations pour la fabrication de la valeur par défaut de "fils" en Verilog à 1 ou 0 selon les besoins et après que chaque fois que nécessaire modifier sa valeur.Est-il possible de le faire.

 

[rsrinivas]

si ur ciblage FPGA, il est possible.
simplement donner les valeurs lorsque u les déclarer.
comme une variable interne
reg a = 0;

 

[echo47]

doesn't have storage, so an initial value wouldn't make much sense.

Un fil de
Verilog n'a pas de stockage, si une valeur initiale ne serait pas beaucoup de sens.Si vous n'avez pas de soumettre en continu un fil, sa valeur sera 'z'.
initial value, as rsrinivas described.

En Verilog 2001, vous pouvez spécifier une valeur initiale reg,
comme rsrinivas décrit.Cependant, certains outils de synthèse ne le supporte pas.

 

[anantha_09]

Je ne sais pas exactement, mais u ne peut forcer la valeur en utilisant des instructions conditionnelles, qui correspondent à vos besoins de conception.